JPS5953902A - 制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はマイクロプロセッサを用いた制御装置に関する
ものである◇ 〔発明の技術的背月とその問題点〕 近年、マイクロプロセッザ応用の分野は益々広く、深く
なってきている。これに伴い、マイクロプロセッサに要
求される演算処理様能も多種多様化してきており、マイ
クロプロセッサの標準的に具備している命令セットでは
効率よく演算できなかったり、全く演算できない場合が
ある。

通常、マイクロプロセッサを用いた制御装置は第１図に
示すような構成になっている１、第１図に示すものは、
各種の演算処理を行なうマイクロプロセッサ（以下、Ｃ
ＰＵと略す）１と、実行プログラムを記憶する主メモリ
部２と、入出力データを記憶するデータメモリ部３と、
制御対象５と入出力データを授受する入出力制御部４と
、これらを接続スるコモンバスＣで構成される。

このような制御′！（置では、主メモリ部２に予め記憶
された実行）０ログラムに従ってＣＰＵ　１が演算処理
を行なっている。しかし、ＣＰＵ　１の標準的に具備さ
れている命令セットではステップ数が多くなり、演算処
理時間が長いものや、全く演算できない場合が生じる。

前者の例としては、ビット単位の論理演算を行なうシー
ケンス演算や乗除算などがあり、後者の例としては高度
な数値演算などがある。

このように従来の制御装置では、ソフト処理でシーケン
ス演算、乗除算、高度な数値演算を実行していたので、
制御装置のスキャン時間が長くなり、制御性が著しく悪
くなる問題点がかった。

〔発明の目的〕

本発明の目的は、スキャン時間を短縮させ、制御性を向
上させた制御装置を提供することにある。

〔発明の概要〕 このため、本発明はシーケンス演算、乗除算、高度な数
値演算等を専用に実行するノ・−ドウエアの演算回路部
を別に設け、ＣＰＵの負担を軽くするようにしたもので
ある。

〔発明の実施例〕

以下−１第２図に示す一実施ＩＪ１１を参照しながら本
発明を説明する。第２図は本発明による制御装置の全体
構成図で、図からも判るようにコモンパスＣには演算処
理を行なうｃｒｔｒ　１　、／Ｉ？定の演算を行なうハ
ードウェア演算回路部７、ハードウェア演算回路部７の
制御とＣＰＵ　］に代ってコモンパスＣを制御するハー
ドウェア演算制御部６、実行プログラムをしている主メ
モリ部２、入出力ｒ−夕を記憶しているデータメモリ部
、制御ｌ対象５とデータ転送を行なう入出力制御部４が
接続されている。

ＣＰＵ　１がコモンパスＣを経由して入出力制御部４に
対し、データ入力指令を出す。この指令があると、入出
力制御部４は制御対象から入力データを入力し、コモン
パスＣを経由して、データメモリ３に記憶させる。次に
、ＣＰＵ　１は主メモリ２に記憶されている実行プログ
ラムを先頭から逐次読み出し、演算を実行する。決めら
れ／ζ特定の演算になるとＣＰＵ　１は、ある命令を実
行１゛ることで４コモンバスＣの支配権をハードウェア
演算制御部６に移す。これにより、ハードウェア演算制
御部６はコモンノ々スＣを制御して、必要な実行プログ
ラム又はデータを主メモリ部２又はデータメモリ部から
入手し、ハードウェア演算回路部７に与える。

ハードウェア演算回路部７は、与えられた実行プログラ
ムおよびデータにより予め決められた演算を行なう。演
算結果が出ると、ハードウェア演算制御部７はその結果
をコモンパスＣを制御してデータメモリ部３にＨｅ　（
意させて、コモンパスＣの支配権を再びＣＰＵ　１に返
す。ＣＰＵ　１は次の演算を実行し、全ての演算が終了
すると、コモンパスＣを経由して入出力制御部４に対し
て、データ出力指令を出し、データメモリ部３に記憶さ
れた出力データを制御対象５に与える。

このように、ハードウェア演算回路部７にＣＰＵ１で演
算すると実行時間が多く費ずものや演算ができないもの
を代りに実行させることで、処理時間を短縮することが
できる。この場合、）・−ドウエア演算回路部７として
、シーケンス演算回路、乗除演算回路、特殊な数値演算
回路等径、音に選択できる。

〔発明の効果〕

以上のように本発明によれば、これまでＣＰＵが苦手と
していたシーケンス演算や乗除演算等を専用のハードウ
ェア演算回路部に任せることができるので処理の高速化
が図れる。また、この場合、ハードウェア演算回路とし
て他のマイクロプロセッサを適用すれば、ＪＯＢの並列
処理が可能となる。

【図面の簡単な説明】 第１図は従来の制御装置の構成図、第２図は本発明によ
る制御装置の構成図である。 １・・・マイクロ７°ロセツザ（ＣＰＵ）、２・・・主
メモリｒｓＩＩ、３・・・データメモリ部、４・・・入
出力制御部、５・・・制御対象、６・・・ハードウェア
演算制御部、７・・・ハードウェア演Ｗ−回ｆｆｉ　部
、Ｃ・・・コモンハス。 （７３１７）　　代理人　弁理士　則　近　憲　佑　（
ほか１名）第７図 第２図 ９−

Claims (1)

【特許請求の範囲】
1. 制御対象とのデータの入出力を行なう入出力制御部と、
   その入出力データを一時記憶するデータメモリ部と、実
   行プログラムを記憶している主メモリ部と、その実行プ
   ログラムに基づき、前記メモリ部から入力データを読み
   出し演算処理を行ない、その結果、出力データを前記デ
   ータメモリ部に書き込むマイクロプロセッサと、前記各
   部に接続しデータの受は渡しを行なうコモンバスとから
   成る制御装置において、前記マイクロプロセッサで効率
   良く処理できない演算又は全く処理できない演算に対し
   て専用の演算処理機能を有するハードウェア演算回路部
   を前記コモンバスに接続し、前記マイクロプロセッサと
   の間で前記コモンバスの支配権を効率良くや９とすし、
   一連の演算処理をそれぞれ前記マイクロプロセッサおよ
   び前記ノ１−ドウエア演算回路部で引き継ぎながら実行
   するようにしたことを特徴とする制御装置。