JPS595366A - Operating state monitoring device of microprocessor - Google Patents
Operating state monitoring device of microprocessorInfo
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- JPS595366A JPS595366A JP57115151A JP11515182A JPS595366A JP S595366 A JPS595366 A JP S595366A JP 57115151 A JP57115151 A JP 57115151A JP 11515182 A JP11515182 A JP 11515182A JP S595366 A JPS595366 A JP S595366A
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Abstract
Description
【発明の詳細な説明】
本発明はマイクロプロセッサの動作状態を監視するマイ
クロプロセッサの動作状態監視装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a microprocessor operating state monitoring device for monitoring the operating state of a microprocessor.
マイクロプロセッサはディジタル的な演算処理機能及び
論理判断能力を有し各種制御装置の中枢として用いられ
ている。このような制御装置ではマイクロプロセッサの
プログラムによって、その機能が実行される。そのため
、マイクロプロセッサを用いた制御装置の開発、試験、
調整を行う際特に、制御系の機能をマイクロプロセッサ
のプログラムで実行した場合には実時間で動作を監視す
ることが必要となる。Microprocessors have digital arithmetic processing functions and logical judgment capabilities and are used as the core of various control devices. The functions of such a control device are executed by a microprocessor program. Therefore, we are developing, testing, and controlling devices using microprocessors.
When making adjustments, it is necessary to monitor the operation in real time, especially when the functions of the control system are executed by a microprocessor program.
従来、マイクロプロセッサの動作状態を監視するには例
えば実開昭５４−１５５４４６号公報に記載されている
ような方法が知られている。この方法はマイクロプロセ
ッサのアドレスバスに特定のアドレス信号が現われた時
点のデータバスのデータをアナログ信号に直接変換して
出力するものである。したがって、マイクロプロセッサ
の扱うデータの値が小さいときにアナログ信号の値が小
さくなり、それに微少変化するデータの監視が難しいと
いう問題点がある。Conventionally, a method such as that described in Japanese Utility Model Application Laid-Open No. 54-155446 has been known for monitoring the operating state of a microprocessor. In this method, the data on the data bus at the time when a specific address signal appears on the address bus of the microprocessor is directly converted into an analog signal and output. Therefore, when the value of data handled by the microprocessor is small, the value of the analog signal becomes small, and there is a problem in that it is difficult to monitor data that changes minutely.
本発明の目的は上記問題点を解決し、マイクロプロセッ
サの種々の動作状態で扱うデータを実時間で簡単に監視
できるマイクロプロセッサの動作状態監視装置を提供す
ることにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems and provide a microprocessor operating state monitoring device that can easily monitor data handled in various operating states of a microprocessor in real time.
本発明の特徴はマイクロプロセッサのアドレスバスに指
定したアドレス信号が現われたときのデータバスのデー
タを取シ込み、そのデータと設定ログ信号に変換して出
力するようにして、マイクロプロセッサの動作状態を実
時間で監視するようにしたことにある。The feature of the present invention is to capture the data on the data bus when a specified address signal appears on the address bus of the microprocessor, convert the data into a setting log signal, and output the data to indicate the operating status of the microprocessor. The reason is that the system is monitored in real time.
本発明の一実施例を第１図に示す。An embodiment of the present invention is shown in FIG.
第１図はマイクロプロセッサ１０１ 、 ＲＯＭ１０２
゜ＲＡＭ１０３．入出力回路１ｏ４．被制御対象１０５
とから成るマイクロコンピュータ制御装置ｌｏ。Figure 1 shows a microprocessor 101 and a ROM 102.
゜RAM103. Input/output circuit 1o4. Controlled object 105
A microcomputer control device lo consisting of.
（以下、マイコン制御装置と略称する）に本発明を適用
した場合の実施例である。動作状態監視装置２００は監
視するデータのアドレスを設定するアドレス設定器２０
１．アドレス設定器２０１に設定された設定アドレスと
マイクロプロセッサ１０１のアドレスバスＡＢに現われ
るアドレスとを比較し、一致したときにアドレス一致信
号を出力するアドレス比較器２０２．マイクロプロセッ
サ１０１（７）コントロールパスＣＢのコントロール信
号とアドレス比較器２０２のアドレス一致信号とからラ
ッチレジスタ２０４を動作させるエネーブル信号を発生
するラッチ制御回路２０３．ラッチ制御回路２０３のエ
ネーブル信号が加わった時のマイクロプロセッサ１０１
のデータバスＤＢのデータを記憶するラッチレジスタ２
０４ 、 演！定数設定器２０７．ラッチレジスタ２０
４に記憶されたデータ金入力し、それに演算設定器２０
７で設定された演Ｊ！１．を行う演算回路２０８．演算
回路２０８の演算結果をアナログ信号に変換して出力す
るＤ−Ａ変換器２０５．演算回路２０８の演算結果をデ
ィジタル値で表示するディジタル表示器２０６から構成
される。This is an embodiment in which the present invention is applied to a microcomputer control device (hereinafter abbreviated as a microcomputer control device). The operating state monitoring device 200 includes an address setting device 20 for setting the address of data to be monitored.
1. An address comparator 202 that compares the set address set in the address setter 201 with the address appearing on the address bus AB of the microprocessor 101, and outputs an address match signal when they match. A latch control circuit 203 that generates an enable signal for operating the latch register 204 from the control signal of the microprocessor 101 (7) control path CB and the address match signal of the address comparator 202. Microprocessor 101 when the enable signal of latch control circuit 203 is applied
latch register 2 that stores data on data bus DB of
04, performance! Constant setter 207. latch register 20
Input the data stored in 4 and use the calculation setting device 20.
Performance set in 7! 1. Arithmetic circuit 208. A DA converter 205 that converts the calculation result of the calculation circuit 208 into an analog signal and outputs it. It is comprised of a digital display 206 that displays the calculation results of the calculation circuit 208 in digital values.
次に、その動作を説明するに、まずマイコン制制装置１
００の動作を説明する。マイクロプロセッサ１０１はＲ
ＯＭ１０２ に記憶されたプログラムに従い入出力回路
１０４から被制御対象１０５の状態信号を入力し、演算
処理した結果を入出力回路１０４を介して被制御対象１
０５に与えて制御する。ＲＡＭ １０３は一マイクロプ
ロセッサ１０１が演算処理を行うときの、演算途中のデ
ータなどを記憶する。マイクロプロセッサ１０１とＲＯ
Ｍ１０２゜ｒ（ＡＭ１０３．入出力回路１０４との間は
データバスＤＢを介して接続されデータの送受が行われ
る。Next, to explain its operation, first the microcomputer control device 1
The operation of 00 will be explained. The microprocessor 101 is R
According to the program stored in the OM 102, the status signal of the controlled object 105 is input from the input/output circuit 104, and the result of arithmetic processing is sent to the controlled object 1 via the input/output circuit 104.
05 for control. The RAM 103 stores data during arithmetic operations when one microprocessor 101 performs arithmetic processing. Microprocessor 101 and RO
M102°r (AM103) is connected to the input/output circuit 104 via a data bus DB, and data is sent and received.
マイクロプロセッサ１０１はデータの送受を行う相手を
指定するためアドレスバスＡＢにアドレス信号を出力す
る。ＲＯＭ１０２．ＲＡＭ１０３．入出力回路１０４に
はそれぞれアドレスが割シ当てられている。ＲＯＭ１０
２ 、 ＲＡＭ１０３．入出力回路１０４はアドレスバ
スＡＢに現われるアドレス信号を常時入力し、割り当て
られたアドレス信号になったときにマイクロプロセッサ
１０１とデ１−タパスＤＢを介してデータの送受を実行
する。マイクロプロセッサ１０１がデータを送信あるい
は受信するのカバコントロールパスＣＢの制御信号によ
り知らされる。このようなマイクロプロセッサ１０１の
動作からアドレスバスＡＢのアドレス信号とコントロー
ルパスＣＢの制御信号を監視すれば、データバスＤＢの
データがどのようなものであるかを知ることができると
共に、どの機器に対してマイクロプロセッサ１０１がど
のような信号を送受信しているかを監視できる。Microprocessor 101 outputs an address signal to address bus AB to designate the other party with which data is to be sent and received. ROM102. RAM103. Addresses are assigned to each input/output circuit 104. ROM10
2, RAM103. The input/output circuit 104 always inputs the address signal appearing on the address bus AB, and executes data transmission/reception via the microprocessor 101 and data path DB when the assigned address signal is reached. Whether the microprocessor 101 sends or receives data is informed by control signals on the cover control path CB. By monitoring the address signal on the address bus AB and the control signal on the control path CB from the operation of the microprocessor 101, it is possible to know what kind of data is on the data bus DB, and also to know which device is being used. It is possible to monitor what kind of signals the microprocessor 101 is transmitting and receiving.
次に、動作状態を監視するための動作を説明する。Next, the operation for monitoring the operating state will be explained.
マイクロプロセッサ１０１が被制御対象１０５に与えて
いる制御信号を監視したいとする。その場合には入出力
回路１０１４内の制御信号を出力する要素に割当てられ
ているアドレスをアドレス設定器２０１により設定する
。マイクロプロセッサ１０１が制御信号の出力動作を行
い、アドレスバスＡＢにアドレス設定器２０１で設定し
たアドレスが現われるとアドレス比較器２０２がアドレ
ス一致信号を発生する。ラッチ制御回路２０３はアドレ
ス比較器２０２のアドレス一致信号とコントロールバス
ＣＢの制御信号とからエネーブル信号を発生し、データ
バスＤＢに現われているデータをラッチレジスタ２０４
に記憶する。ラッチレジスタ２０４に記憶されたデータ
は演算回路２０８に入力され、演算設定器２０７に設定
されている種類の演算が行われる。演算結果はＤ −Ａ
変換器２０５でアナログ信号に変換される。演算回路２
０８の演算結果はディジタル表示器２０６にも入力され
、ディジタル値で表示される。このような動作はマイク
ロプロセッサ１０１が制御信号を出力する毎に繰返し行
われる。したがって、Ｄ −Ａ変換器２０５の出力には
マイクロプロセッサ１０１が入出力回路１０４全通して
被制御対象１０５に与えている制御信号と同じ信号が得
られる。Ｄ−Ａ変換器２０５の出力を図示しない記録計
やシンクロスコープなどで観測することにより制御信号
、すなわちマイコン制御装置１００のプログラムの動作
を監視することができる。その際、ラッチレジスタ２０
４の出力をただ単にアナログ信号に変換するのではなく
、演算設定器２０７゜演算回路２０８によってデータを
監視し易い値にディジタル変換した後にアナログ信号に
変換している。その結果、マイクロプロセッサ１０１の
プログラムの実行状態を実時間で容易に監視できる。Assume that we want to monitor the control signal that the microprocessor 101 is giving to the controlled object 105. In that case, the address setter 201 sets the address assigned to the element in the input/output circuit 1014 that outputs the control signal. Microprocessor 101 outputs a control signal, and when the address set by address setter 201 appears on address bus AB, address comparator 202 generates an address match signal. The latch control circuit 203 generates an enable signal from the address match signal of the address comparator 202 and the control signal of the control bus CB, and transfers the data appearing on the data bus DB to the latch register 204.
to be memorized. The data stored in the latch register 204 is input to the arithmetic circuit 208, and the type of arithmetic operation set in the arithmetic setting device 207 is performed. The calculation result is D −A
The converter 205 converts it into an analog signal. Arithmetic circuit 2
The calculation result of step 08 is also input to the digital display 206 and displayed as a digital value. Such operations are repeated every time the microprocessor 101 outputs a control signal. Therefore, the same signal as the control signal that the microprocessor 101 gives to the controlled object 105 through the input/output circuit 104 is obtained at the output of the D-A converter 205. By observing the output of the D-A converter 205 with a recorder or synchroscope (not shown), the control signal, that is, the operation of the program of the microcomputer control device 100 can be monitored. At that time, the latch register 20
The output of 4 is not simply converted into an analog signal, but the data is digitally converted into a value that is easy to monitor by an arithmetic setting unit 207 and an arithmetic circuit 208, and then converted into an analog signal. As a result, the execution status of the program of the microprocessor 101 can be easily monitored in real time.
第２図に第１図の演算設定器２０７と演算回路２０８の
具体的構成を示す。FIG. 2 shows a specific configuration of the arithmetic setting device 207 and the arithmetic circuit 208 shown in FIG.
演算設定器２０７はオフセット設定器２０７ａ。The calculation setting device 207 is an offset setting device 207a.
ゲイン設定器２０７ｂ、符号有無設定器２０７Ｃから構
成される。また、演算回路２０８は減算器２０８ａ。It is composed of a gain setting device 207b and a sign presence/absence setting device 207C. Further, the arithmetic circuit 208 includes a subtracter 208a.
乗算器２０８ｂから構成される。It is composed of a multiplier 208b.
減算器２０８ａは第１図に示したラッチレジスタ２０４
からの監視するデータＤｉとオフセット設定器２０７ａ
に設定されたオフセットデータＤｏｒｒを入力し、監視
するデータＤＲからオフセットデータＤＯＦＦを減算す
る。乗算器２０８ｂは減算器２０８ａの出力とゲイン設
定器２０７ｂに設定されたゲインデータＤＫとを入力し
、それらを乗算し出力り。The subtracter 208a is the latch register 204 shown in FIG.
Monitored data Di and offset setter 207a from
Input the offset data Dorr set to , and subtract the offset data DOFF from the data DR to be monitored. The multiplier 208b inputs the output of the subtracter 208a and the gain data DK set in the gain setter 207b, multiplies them, and outputs the result.
を発生する。以上の関係を式で示すと次式となる。occurs. The above relationship can be expressed as the following formula.
Ｄｏ ＝ （ＤＲ−ＤＯＦＦ） ・ＤＫ ・
・・・・・（１）乗算器２０８ｂの出力Ｄｏが第１図の
Ｄ −Ａ変換器に入力される。Do = (DR-DOFF) ・DK ・
(1) The output Do of the multiplier 208b is input to the D-A converter shown in FIG.
監視するデータＤＲが小さい場合、オフセット設定器２
０７ａに設定するオフセットデータＤＯＦＦを零とし、
ゲイン設定器２０７ｂに設定するゲインデータＤ＋ｔｆ
適当な値に設定することによって、乗算器２０８ｂの出
力Ｄｏは監視するデータＩ）＋をゲインデータＤ区倍し
た値となる。このため、Ｄ −Ａ変換されたアナログ出
力は大きな値となり、監視するデータＤｍが小さくても
十分な監視が可能となる。また、監視するデータＤＲが
ある値を中心に変化している状態を監視する場合はオフ
セット設定器２０７ａに設定するオフセットデータＤａ
ｒｔを監視するデータＤＲの中心値とし、ゲイン設定器
２０７ｂに適当なゲインデータＤＫを設定する。If the data DR to be monitored is small, offset setter 2
Set the offset data DOFF set to 07a to zero,
Gain data D+tf set in gain setter 207b
By setting it to an appropriate value, the output Do of the multiplier 208b becomes a value obtained by multiplying the monitored data I)+ by the gain data D. Therefore, the D-A converted analog output has a large value, and sufficient monitoring is possible even if the data Dm to be monitored is small. In addition, when monitoring a state in which the monitored data DR is changing around a certain value, offset data Da is set in the offset setting device 207a.
rt is set as the center value of the data DR to be monitored, and appropriate gain data DK is set in the gain setter 207b.
すると、乗算器２０８ｂの出力Ｄｏには監視するデータ
ＤＲの変化分がゲインデータＤＫ倍されて現われる。こ
のため、監視するデータＤｉがある値を中心に変化して
いる状態を大きく拡大して監視できる。Then, the change in the monitored data DR is multiplied by the gain data DK and appears at the output Do of the multiplier 208b. Therefore, it is possible to greatly enlarge and monitor the state in which the monitored data Di is changing around a certain value.
符号有無設定器２０７Ｃは乗算器２０８ｂの演算を扱う
データを符号材Ｃ行うか、符号熱で行うかを設定するも
のである。周知の様に、マイクロプロセッサの扱うデー
タには最上位ビラトラ符号ビットとしての補数表示で正
負の数を表わす場合と、最上位ピットもデータビットと
考え正数だけを扱う場合とがある。どちらを採るかはマ
イクロプロセッサが実行する′プログラムに夷って決ま
る。そのため、符号の有、無どちらのデータでも監視で
きるようにする必要がある。符号の有、無で乗算の計算
方法が異なるので、符号有声設定器２０７ｃに符号の有
無を設定し、それによシ乗算器２０８ｂに対応した乗算
を行わせるようにしている。The sign presence/absence setting device 207C is used to set whether data to be processed by the multiplier 208b is processed using code material C or code heat. As is well known, the data handled by a microprocessor includes cases in which positive and negative numbers are represented by complement representation as the most significant billatra code bit, and cases in which the most significant pit is considered to be a data bit and only positive numbers are handled. The choice is determined by the program that the microprocessor executes. Therefore, it is necessary to be able to monitor data with or without a code. Since the calculation method for multiplication is different depending on whether there is a sign or not, the presence or absence of a sign is set in the signed voice setting device 207c, and the multiplier 208b is made to perform the corresponding multiplication accordingly.
このように、監視するデータが小さい場合、及びある値
を中心に変化しているデータを監視、記録しやすいデー
タに変換されるので、動作状態の監視が容易となる。ま
た、符号の有、無のどちらのデータでも監視することが
できる。In this way, when the data to be monitored is small or data that changes around a certain value is converted into data that is easy to monitor and record, monitoring of the operating state becomes easy. Further, it is possible to monitor data with or without a code.
第３図に演算設定器２０７と演算回路２０８の他の一例
を示す。FIG. 3 shows another example of the calculation setting device 207 and the calculation circuit 208.
第３図において演算設定器２０７はシフト数設定器２０
７ｄで構成され、演算回路２０８がシフト回路２０８Ｃ
で構成される。In FIG. 3, the calculation setting device 207 is the shift number setting device 20.
7d, and the arithmetic circuit 208 is a shift circuit 208C.
Consists of.
シフト回路２０８Ｃはラッチレジスタ２０４からの監視
するデータＤａを入力し、シフト数設定器２０７ｄに設
定されたシフト数ｎのシフトを行い出力する。シフト回
路２０８Ｃの出力ｋ Ｄ ｏとすると、以上述べた関係
は（２）式で表わせる。The shift circuit 208C inputs the data Da to be monitored from the latch register 204, shifts the data by the number of shifts n set in the shift number setter 207d, and outputs the result. Assuming that the output of the shift circuit 208C is kD o, the above-mentioned relationship can be expressed by equation (2).
Ｄｏ＝Ｄ鴬・２′″ °°−°（２
）シフト回路２０８Ｃの出力り。はＤ−Ａ変換器２０５
でアナログ信号に変換される。監視するデータＤＲが小
さい場合、シフト数設定器２０７ｄに適当なシフト数ｎ
を設定するとシフト回路２０８Ｃの出力Ｄｏは監視する
データＤａを２″倍した値となる。Do=D Tsumugi・2′″ °°−°(2
) Output of shift circuit 208C. is the D-A converter 205
is converted into an analog signal. When the data DR to be monitored is small, an appropriate shift number n is set in the shift number setting device 207d.
When set, the output Do of the shift circuit 208C becomes a value obtained by multiplying the monitored data Da by 2''.
第３図ではシフト数設定器とシフト回路という簡単なも
ので構成でき、それにデータＤＩＩのビット数がＤ−Ａ
変換器のビット数より大きいときにデータＤｎ’ｒ小さ
くしてＤ−Ａ変換器のビット数内へ入れることも可能と
なる。In Figure 3, it can be configured with a simple shift number setter and a shift circuit, and the number of bits of data DII is D-A.
When the data Dn'r is larger than the bit number of the converter, it is also possible to reduce the data Dn'r and input it within the bit number of the DA converter.
第４図に演算設定器２０７と演算回路２０８の他の一例
を示す。示した実施例と異なるのは演算定数設定器２０
７．演算回路２０８の構成だけであるので、それについ
て説明する。FIG. 4 shows another example of the calculation setting unit 207 and the calculation circuit 208. The difference from the embodiment shown is the calculation constant setter 20.
7. Since it is only the configuration of the arithmetic circuit 208, that will be explained.
第４図において演算設定器２０７はピット位置指定器２
０７ｅで構成され、演算回路２０８がアンド回路２０８
ｄで構成される。In FIG. 4, the calculation setting device 207 is the pit position designator 2.
07e, and the arithmetic circuit 208 is an AND circuit 208.
Consists of d.
アンド回路２０８ｄは第５図に示す如く監視するデータ
Ｄ１１とピット位置指定器２０７ｅに設定されたピット
パターンＤｒを入力し、両者の同一桁のビット毎にアン
ド条件をとったデータＤｏを出力する。アンド回路２０
８ｄの出力データＤＯはＤ −Ａ変換器２０５によりア
ナログ信号に変換される。The AND circuit 208d inputs the data D11 to be monitored and the pit pattern Dr set in the pit position designator 207e as shown in FIG. 5, and outputs data Do obtained by applying an AND condition to each bit of the same digit. AND circuit 20
The output data DO of 8d is converted into an analog signal by the DA converter 205.
また、ディジタル表示器２０６に入力されディジタル表
示される。It is also input to the digital display 206 and digitally displayed.
ピット位置指定器２０７ｅ 、アンド回路２０８ｄの働
き金弟５図により説明する。マイクロプロセッサ１０１
の扱うデータＤＩＩか４第５図（ａ）に示すフラグデー
タとする。フラグはプログラムの流れを切換る各種条件
を示すためによく使われる。プログラムの動作状態を監
視するにはフラグの動きを監視することが重要になる。The operation of the pit position designator 207e and the AND circuit 208d will be explained with reference to FIG. microprocessor 101
The data handled by DII or 4 is flag data shown in FIG. 5(a). Flags are often used to indicate various conditions that change the flow of a program. In order to monitor the operating status of a program, it is important to monitor the movement of flags.
フラグは例えば第５図（ａ）に示すように２°ビツト’
ｔ８ＴＡＲＴフラグ、２１ピツトを５ＴＯＰフラグ、２
！ ビットをＢＵＳＹフラグ、２１ピツトをＲＥＡＤＹ
フラグのように使用する。特定のフラグを監視するため
にはそのビットを選択する必要があるが、それを行うの
がビット位置指定器２０７ｅ、アンド回路２０８ｄであ
る。今、５ＴＡＲＴフラグを監視したいとする。その時
には、ピット位置指定器２０７ｅに第５図（ｂ）に示す
ビットパターンＤｐを設定する。すると、アンド回路２
０８ｄの出力Ｄｏには第５図（Ｃ）に示すように２′ビ
ツトから２？ ビットまではｒＯＪレベルとなシ、２°
ビットは５ＴＡＲＴフラグで決まるレベルとなる。つ
まシ、アンド回路２０８ｄの出力Ｄｏに５ＴＡＲＴフラ
グを取り出すことができる。ピット位置指定器２０７ｅ
に設定するビットパターンＤｒを変えれば他のフラグを
監視できる。また、ピットパターンＤｐに「１」レベル
とするビットを２つ以上設定すれば２つ以上のフラグの
監視も可能である。For example, the flag is 2° bit' as shown in Fig. 5(a).
t8TART flag, 21 pits, 5TOP flag, 2
! Bit as BUSY flag, 21 pit as READY
Use like a flag. In order to monitor a specific flag, it is necessary to select that bit, and this is done by the bit position designator 207e and the AND circuit 208d. Suppose now that we want to monitor the 5TART flag. At that time, the bit pattern Dp shown in FIG. 5(b) is set in the pit position designator 207e. Then, AND circuit 2
As shown in FIG. 5(C), the output Do of 08d has 2' bit to 2? rOJ level up to the bit, 2°
The bit is at a level determined by the 5TART flag. The 5TART flag can be taken out from the output Do of the AND circuit 208d. Pit position designator 207e
By changing the bit pattern Dr set in , other flags can be monitored. Furthermore, if two or more bits set to the "1" level are set in the pit pattern Dp, it is possible to monitor two or more flags.
このように第４図ではマイクロプロセッサのフラグの監
視が可能となるので、マイクロコンピュータの動作状態
の監視が行える。In this manner, in FIG. 4, it is possible to monitor the flag of the microprocessor, so the operating state of the microcomputer can be monitored.
以上説明したように本発明によれば、データをディジタ
ル演算によって監視し易い値に変換されるので、マイク
ロプロセッサのプログラムの動作状態を実時間で極めて
容易に監視できる。As described above, according to the present invention, data is converted into a value that is easy to monitor by digital calculation, so the operating state of a program of a microprocessor can be monitored extremely easily in real time.
なお、上述の実施例では監視のためのディジタル演算の
ための回路がそれぞれ単独の機能のものとして説明した
が、１つの回路に総ての機能を持たせて構成できるのは
勿論である。Incidentally, in the above-described embodiment, the circuits for digital calculation for monitoring each have an independent function, but it is of course possible to configure one circuit to have all the functions.
第１図は本発明の一実施例全示す構成図、第２図〜第４
図はそれぞれ演算設定器と演算回路の具体例を示す構成
図、第５図は第４図の動作を説明する図である。
１００・・・マイコン制御装置、１０１・・・マイクロ
プロセッサ、１０２・・・ＲＯＭ、１０３・・・ＲＡＭ
。
１０４・・・入出力回路、１０５・・・被制御対象、２
００・・・動作状態監視装置、２０１・・・アドレス設
定器、２０２・・・アドレス比較器、２０３・・・ラッ
チ制御、２０４・・・ラッチレジスタ、２０５・・・Ｄ
−Ａ変換器、２０６・・・ディジタル表示器、２０７
・・・演算定数設定器、２０８・・・演算回路、２０７
ａ・・・オフセット設定器、２０７ｂ・・・ゲイン設定
器、２０７Ｃ・・・符号有無設定器、２０８ａ・・・減
算器、２０８ｂ・・・乗算器、２０７ｄ・・・シフト数
設定器、２０８Ｃ・・・シフト回路、２０７ｅｎ３図
２０８
弔４図
、７５図Fig. 1 is a configuration diagram showing one embodiment of the present invention, Figs. 2 to 4
The figures are block diagrams showing specific examples of the arithmetic setting device and the arithmetic circuit, respectively, and FIG. 5 is a diagram explaining the operation of FIG. 4. 100... Microcomputer control device, 101... Microprocessor, 102... ROM, 103... RAM
. 104... Input/output circuit, 105... Controlled object, 2
00... Operating state monitoring device, 201... Address setter, 202... Address comparator, 203... Latch control, 204... Latch register, 205... D
-A converter, 206... digital display, 207
...Arithmetic constant setter, 208...Arithmetic circuit, 207
a... Offset setter, 207b... Gain setter, 207C... Sign presence/absence setter, 208a... Subtractor, 208b... Multiplier, 207d... Shift number setter, 208C. ...Shift circuit, 207en3 diagram 208 Funeral diagram 4, 75 diagram
Claims (1)
、コントロールバスに接続される第１の入力手段と、ア
ドレスを指定する第２の入力手段と、演算を設定する演
算設定手段と、前記第２の入力手段のアドレス指定信号
と前記第１の入力手段から得られるアドレスバスのアド
レス信号が一致した時点のデータバスのデータと、前記
演算設定手段の設定値とを用いて演算手段と、該演算手
段の演算出力をアナログ信号に変換して出力するＤ −
Ａ変換器とを具備したマイクロプロセッサの動作状態監
視装置。 λ 前記演算設定手段はオフセット設定器で、前記演算
手段が減算器であることを特徴とする第１項記載のマイ
クロプロセッサの動作状態監視装置。 ３、前記演算設定手段はゲイン設定器で、前記演載のマ
イクロプロセッサの動作状態監視装置。 ４、前記演算設定手段はシフト数設定器で、前記演算手
段がシフト回路であることを特徴とする第１項記載のマ
イクロプロセッサの動作状態監視装置。 ５、前記演算設定手段はビット位置指定器で、前記演算
手段がアンド回路であることを特徴とする第１項記載の
マイクロプロセッサの動作状態監視装置。[Claims] 1. A first input means connected to an address bus, a data bus, and a control bus of a microprocessor, a second input means for specifying an address, and an operation setting means for setting an operation; calculation means using the data on the data bus at the time when the address designation signal of the second input means and the address signal of the address bus obtained from the first input means match, and the set value of the calculation setting means; , D − converts the calculation output of the calculation means into an analog signal and outputs it.
A microprocessor operating state monitoring device equipped with an A converter. λ The operating state monitoring device for a microprocessor according to claim 1, wherein the calculation setting means is an offset setting device, and the calculation means is a subtracter. 3. The calculation setting means is a gain setting device, and the operating state monitoring device of the microprocessor is provided. 4. The operating state monitoring device for a microprocessor according to item 1, wherein the calculation setting means is a shift number setting device, and the calculation means is a shift circuit. 5. The operating state monitoring device for a microprocessor according to item 1, wherein the calculation setting means is a bit position designator, and the calculation means is an AND circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115151A JPS595366A (en) | 1982-07-01 | 1982-07-01 | Operating state monitoring device of microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115151A JPS595366A (en) | 1982-07-01 | 1982-07-01 | Operating state monitoring device of microprocessor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595366A true JPS595366A (en) | 1984-01-12 |
Family
ID=14655575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115151A Pending JPS595366A (en) | 1982-07-01 | 1982-07-01 | Operating state monitoring device of microprocessor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595366A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6221411A (en) * | 1985-07-23 | 1987-01-29 | Nippon Steel Corp | Method for controlling and preventing camber |
| JPH0423053A (en) * | 1990-05-17 | 1992-01-27 | Kyoei:Kk | Bus monitoring device for microcomputer |
| JP2008049517A (en) * | 2006-08-23 | 2008-03-06 | Toppan Printing Co Ltd | Image forming body |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106635A (en) * | 1976-03-05 | 1977-09-07 | Toshiba Corp | Display unit of program progression state |
-
1982
- 1982-07-01 JP JP57115151A patent/JPS595366A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106635A (en) * | 1976-03-05 | 1977-09-07 | Toshiba Corp | Display unit of program progression state |
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| JPH0423053A (en) * | 1990-05-17 | 1992-01-27 | Kyoei:Kk | Bus monitoring device for microcomputer |
| JP2008049517A (en) * | 2006-08-23 | 2008-03-06 | Toppan Printing Co Ltd | Image forming body |
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