JPS5952496A - Bipolar prom - Google Patents

Abstract

PURPOSE:To attain high speed readout while simplifying the circuit, by including a row and column selecting circuit and a write circuit operating by receiving a row selecting level and transmitting a write signal to the column line. CONSTITUTION:When all address signals from terminals A0-A7 are at low level, only TRs Q5, Q8 consisting the address decoder of the row/column selecting circuit are turned off. A column line W0 is brought to a high level of V00-2Vbe with the TRQ5 turned off. When a TRQ8 is turned off, a row line selecting switch TRQ10 is turned on. A write current is applied from a terminal 0 in this state. When the column line W0 is at high level, TRQ18-Q20 of the thyristor connection are turned on and a write current is given to the column line W0. Thus, the base-emitter junction of the transistors before write provided at the cross point between the column line W0 and the row line B0 are destroyed to form the diode constitution as shown in other columns and rows. Further, the transistors of the thyristor connection provided to other write circuits WA1-WA7 are turned off forcibly.

Description

【発明の詳細な説明】 この発明は、バイボーラ型トランジスタで構成されたＰ
ＲＯＭ（プログラマブル　リード　オンリー　メモリ）
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a P
ROM (Programmable Read Only Memory)
Regarding.

従来より、バイボーラ型ＦＲＯＭにおいで、その読み出
し動作の高速化を図るために、読み出しのための列．行
選択回路をＥＣＬ（エミッタ　カップルド　ロジック）
回路で構成し、書込みのための列．行選択回路をＴＴＬ
（トランジスタ　トランジスタ　ロジック）回路で構成
したものが特開昭和５１−４８９４４号公報によっで公
知である。Conventionally, in a bibolar type FROM, in order to speed up the read operation, a read column . ECL (emitter coupled logic) row selection circuit
A column composed of circuits and used for writing. TTL row selection circuit
A device constructed from a (transistor transistor logic) circuit is known from Japanese Patent Laid-Open No. 51-48944.

このバイボーラ型ＰＲＯＭにおいては、上記２組の列．
行選択回路が必要であるので、それだけ回路構成素子が
多くなり、半導体集積回路装置のチップサイズを大型化
させてしまうとともに消費電流も大きくなるという欠点
がある。In this bibolar type PROM, the above two sets of columns.
Since a row selection circuit is required, the number of circuit components increases accordingly, which increases the chip size of the semiconductor integrated circuit device and increases current consumption.

特に、パイボーラ型ＰＲＯＭの大メモリ容量化を図る場
合においては、メモリアレイの列．行数が多くなるので
、上記のように２組もの列、行選択回路を必要としたの
では、その実現を困難にしてしまう。In particular, when increasing the memory capacity of a pievora type PROM, the column of the memory array. Since the number of rows increases, it becomes difficult to realize two sets of column and row selection circuits as described above.

この発明の目的は、回路の簡素化を図りつつ、読み出し
動作の高速化を図ったパイボーラ型ＰＲＯＭを提供する
ことにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a pievora type PROM that has a simplified circuit and a faster read operation.

この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。Other objects of the invention will become apparent from the following description and drawings.

以下、この発明を実施例とともに詳細に説明する。Hereinafter, this invention will be explained in detail together with examples.

第１図には、この発明の一実施例の回路図が示されてい
る。FIG. 1 shows a circuit diagram of an embodiment of the present invention.

同図のバイポーラ型ＰＲＯＭは、公知の半導体集積回路
の製造技術によって１個のシリコンのような半導体基板
上において形成される。端子Ａ０ないしＡ７、ＣＳ、Ｏ
及びＶｃｃ，ＧＮＤは、その外部端子とされる。この実
施例では、その理解を容易にするため、メモリアレイＭ
ＡＲＹの構成を簡素化して示している。The bipolar PROM shown in the figure is formed on a single semiconductor substrate such as silicon by a known semiconductor integrated circuit manufacturing technique. Terminals A0 to A7, CS, O
and Vcc and GND are its external terminals. In this embodiment, in order to facilitate understanding, the memory array M
The configuration of ARY is shown in a simplified manner.

すなわち、メモリアレイＭＡＲＹは、列線（ワード線）
がＷＯないしＷ７とされ、行線（ビット又はデジット線
）がＢＯないしＢ７とされる。これらの列線と行線との
交叉点に記憶素子としてのベース開放状態のトランジス
タが設けられる。上記列線には、そのエミッタが接続さ
れ、上記行線には、そのコレクタが接続される。同図の
メモリアレイＭＡＲＹにおいて、ダイオードとして示し
た個所の記憶素子は、その書込みによって、上記トラン
ジスタのエミッタ、ベース接合が短絡されたものを示し
ている。That is, the memory array MARY has column lines (word lines)
are designated as WO to W7, and row lines (bit or digit lines) are designated as BO to B7. A transistor with an open base as a memory element is provided at the intersection of these column lines and row lines. The emitter is connected to the column line, and the collector is connected to the row line. In the memory array MARY shown in the figure, the memory elements shown as diodes are those in which the emitter and base junctions of the transistors are short-circuited by writing.

この実施例では、上記メモリアレイＭＡＲＹの列選択回
路が、その動作高速化のために、ＥＣＬ（又はＣＭＬ：
カレント　モード　ロジック）形式の回路で構成される
。In this embodiment, the column selection circuit of the memory array MARY uses ECL (or CML:
It consists of circuits in the form of current mode logic.

図示しない適当な回路装置から供給されるアドレス信号
は、アドレス入力端子Ａ０ないしＡ３を介してアドレス
バッファＸＡＢ０ないしＸＡＢ３に入カされる。このう
ち、その代表としてアドレスバッファＸＡＢ０の具体的
回路が示されている。このアドレスバッファＸＡＢ０は
、差動形態のトランジスタＱ１　Ｑ２と、その共通エミ
ッタに設けられた定電流源■と、上記トランジスタＱ１
、Ｑ２のコレクタにそれぞれ設けられた負荷抵抗Ｒ１．
Ｒ２と、上記トランジスタＱ１，Ｑ２のコレクタ出力を
受けるエミッタフォロワ出力トランジスタＱ３、Ｑ４と
により構成されたＥＣＬ回路が用いられる。これにより
、アドレスバツファＸＡＲ０は、端子Ａ０から供給され
るアドレス信号ＡＯに従った相補アドレス信号ａ０，ａ
０を形成する。Address signals supplied from a suitable circuit device (not shown) are input into address buffers XAB0 to XAB3 via address input terminals A0 to A3. Among these, a specific circuit of address buffer XAB0 is shown as a representative one. This address buffer XAB0 consists of differential transistors Q1 and Q2, a constant current source (2) provided at their common emitters, and the transistor Q1 and Q2.
, Q2 are each provided with a load resistor R1.
An ECL circuit is used which is comprised of R2 and emitter follower output transistors Q3 and Q4 that receive the collector outputs of the transistors Q1 and Q2. As a result, address buffer XAR0 receives complementary address signals a0, a according to address signal AO supplied from terminal A0.
form 0.

他のアドレスバッファＸＡＢ１ないしＸＡＢ３も上記同
様な回路構成とされ、端子Ａ１ないしＡ３から供給され
るアドレス信号に従った相補アドレス信供ａ１，ａ１な
いしａ３，ａ３をそれぞれ形成する。これらの相袖アド
レス信号は、次の列線選択回路ＷＳ０ないしＷＳ７に伝
えられる。Other address buffers XAB1 to XAB3 have the same circuit configuration as described above, and form complementary address signals a1, a1 to a3, a3 in accordance with address signals supplied from terminals A1 to A3, respectively. These matching address signals are transmitted to the next column line selection circuits WS0 to WS7.

これらの列線選択回路ＷＳ０ないしＷＳ７のうち、その
代表として列線選択回路ＷＳ０の具体的回路が示されて
いる。この列選択回路ＷＳ０は、アドレスデコーダを構
成し、ペース．コレクタが共通接続されたダイオード形
態のマルチエミッタ構造のトランジスタＱ５と、そのコ
レクタに設けられた負荷抵抗Ｒ３と、上記トランジスタ
Ｑ５のコレクタ出力を受け、列線Ｗ０を駆動するダーリ
ントン形態のトランジスタＱ６，Ｑ７と、そのエミツタ
に設けられた抵抗Ｒ１３とにより構成される。なお、上
記トランジスタＱ７のコレクタには、ダイオードＤ２が
設けられ、ペース．エミッタ間には、バイアス抵抗Ｒ４
とショットキーダイオードＤ１とが著暮れる形態に接続
されている。これらのダイオードＤ１、Ｄ２は組込み時
におけるトランジスタＱ７の耐圧破壊を防止するために
設けられる。そして、上記トランジスタＱ５のエミツタ
には、相補アドレス信号ａ０，ａ１，ａ２及びａ３がそ
れぞれ印加される。Among these column line selection circuits WS0 to WS7, a specific circuit of column line selection circuit WS0 is shown as a representative. This column selection circuit WS0 constitutes an address decoder, and the pace. A transistor Q5 having a multi-emitter structure in the form of a diode whose collectors are commonly connected, a load resistor R3 provided to the collector, and transistors Q6 and Q7 in Darlington form that receive the collector output of the transistor Q5 and drive the column line W0. and a resistor R13 provided at its emitter. Note that a diode D2 is provided at the collector of the transistor Q7, and a diode D2 is provided at the collector of the transistor Q7. A bias resistor R4 is placed between the emitters.
and a Schottky diode D1 are connected in a striking configuration. These diodes D1 and D2 are provided to prevent voltage breakdown of the transistor Q7 during assembly. Complementary address signals a0, a1, a2 and a3 are applied to the emitter of the transistor Q5, respectively.

他の列線Ｗ１ないしＷ７についても、上記同様な列線選
択回路ＷＳ１ないしＷＳ７が設けられている。そして、
上記相補アドレス信号ａ０、ａ０ないしａ３、ａ３は、
各列線に対応する所定の組合せに従ってそれぞれ印加さ
れる。Column line selection circuits WS1 to WS7 similar to those described above are also provided for the other column lines W1 to W7. and,
The complementary address signals a0, a0 to a3, a3 are as follows:
The voltages are applied according to a predetermined combination corresponding to each column line.

上記図示しない適当な回路装置から供給されるアドレス
信号は、アドレス入力端子Ａ４ないしＡ７を介してアド
レスバッファＹＡＢに入力される。Address signals supplied from the appropriate circuit device (not shown) are input to the address buffer YAB via address input terminals A4 to A7.

このアドレスバッファＴＡＢは、上記同種なＦＣＬ回路
で構成され、相補アドレス信号ａ４，ａ４ないしａ７，
ａ７を形成して、次に説明する行線選択回路ＢＳ０ない
しＢＳ７に伝える。This address buffer TAB is composed of the same type of FCL circuit as described above, and has complementary address signals a4, a4 to a7,
a7 and transmits it to row line selection circuits BS0 to BS7, which will be described next.

これらの行線選択回路ＢＳ０ないしＢＳ７のうち、その
代表として行線選択回路ＢＳ０の具体的回路が示されて
いる。この行線選択回路ＢＳ０は、アドレスデローダを
構成し、ベース．コレクタが共通接続されたダイオード
形態のマルチエミッタ構造のトンンジスタＱ８と、その
コレクタに設けられた負荷抵抗Ｒ５と、上記トランジス
タＱ８のコレクタ出力を受けるエミッタフォロワ出力ト
ランジスタＱ９と、このトランジスタＱ９からの出力を
抵抗Ｒ６を通して受け、行線Ｂ０に設けられたスイッチ
トランジスタＱ１０とにより構成される。そして、上記
トランジスタＱ８のエミッタには、相補アドレス信号ａ
４．ａ５．ａ６及びａ７がそれぞれ印加される。Among these row line selection circuits BS0 to BS7, a specific circuit of row line selection circuit BS0 is shown as a representative. This row line selection circuit BS0 constitutes an address deloader, and base. A transistor Q8 having a multi-emitter structure in the form of a diode whose collectors are commonly connected, a load resistor R5 provided to the collector, an emitter follower output transistor Q9 that receives the collector output of the transistor Q8, and an output from the transistor Q9. It is received through a resistor R6 and is constituted by a switch transistor Q10 provided on the row line B0. A complementary address signal a is applied to the emitter of the transistor Q8.
4. a5. a6 and a7 are applied respectively.

他の行線Ｂ１ないしＢ７についても、上記同様な行線選
択回路ＢＳ１ないしＢＳ７が設けられている。そして、
上記相補アドレス信号ａ４，ａ４ないしａ７、ａ７は、
各行線に対応する所定の組合せに従ってそれぞれ印加さ
れる。なお、代表として示されている行線Ｂ１，Ｂ７に
ついては、上記同様なスイッチトランジスタＱ１１，Ｑ
１２とそのベース抵抗Ｒ７，Ｒ８とが示されている。Row line selection circuits BS1 to BS7 similar to those described above are also provided for the other row lines B1 to B7. and,
The complementary address signals a4, a4 to a7, a7 are as follows:
The voltages are applied according to a predetermined combination corresponding to each row line. Note that for row lines B1 and B7 shown as representatives, switch transistors Q11 and Q similar to those described above are used.
12 and its base resistors R7 and R8 are shown.

また、端子ＣＳから供給されたチップ選択信号は、バッ
ファ回路Ｂを通して、上記列デコーダ回路を構成するト
ランジスタＱ５等のエミッタに入力される。これにより
、端子ＣＳから供給されたチップ選択信号がハイレベル
ならば、すべての列線を非選択状態とし、ロウレベルな
らばアドレス信号に従った列線の選択をさせる。Further, the chip selection signal supplied from the terminal CS is inputted through the buffer circuit B to the emitters of the transistors Q5 and the like constituting the column decoder circuit. As a result, if the chip selection signal supplied from the terminal CS is at a high level, all column lines are set to a non-selected state, and if it is at a low level, a column line is selected according to the address signal.

この実施例においては、回路の簡素化を図るため、書込
み動作のための列、行選択動作を上記列行選択回路を利
用するものである。In this embodiment, in order to simplify the circuit, the column and row selection circuit described above is used for column and row selection operations for write operations.

すなわち、上記各列線Ｗ０ないしＷ７には、書込み回路
ＷＡ０ないしＷＡ７がそれぞれ設けられる。That is, each of the column lines W0 to W7 is provided with write circuits WA0 to WA7, respectively.

これらの書込み回路ＷＡ０ないしＷＡ７のうち、書込み
回路ＷＡ０の具体的回路が示されている。Of these write circuits WA0 to WA7, a specific circuit of write circuit WA0 is shown.

このへ書込み回路ＷＡ０は、列線Ｗ０のレベルを検出す
るトランジスタＱ１６と、そのコレクタ出力を受ける制
御トランジスタＱ１７と、このトランジスタｑ１７によ
り制御され、端子０から供給される書込み電流を列線Ｗ
０に伝えるサイリスタ形態とされたｐｎｐトランジスタ
ｑ１８、ｎｐｎトランジスタＱ１９及びＱ２０とにより
構成される。The write circuit WA0 is controlled by a transistor Q16 that detects the level of the column line W0, a control transistor Q17 that receives the collector output of the transistor Q17, and a write current supplied from the terminal 0 to the column line W0.
It is composed of a pnp transistor q18 in the form of a thyristor that transmits the signal to zero, and npn transistors Q19 and Q20.

特に制限されないが、上記ｎｐｎトランジスタＱ１９，
Ｑ２０は、その演算増幅率を大きくするためダーリント
ン形態にされている。トランジスタＱ２０のベース，エ
ミッタ間には、バイアス抵抗Ｒ１１が設けられている。Although not particularly limited, the npn transistor Q19,
Q20 has a Darlington configuration to increase its operational amplification factor. A bias resistor R11 is provided between the base and emitter of the transistor Q20.

また、上記レベル検出トランジスタＱ１６のエミッタに
は、その基準電圧Ｖｂ１が印加され、そのコレクタには
、高耐圧化等のためのダイオードＤ４及び抵抗Ｒ１０が
設けられている。さらに、上記制御トランジスタＱ１７
のエミツタには、ダイメードＤ５，Ｄ６が設けられてい
る。なお、上記サイリスタ形態のトランジスタＱ１８の
ベースには、所定のバイアス電圧Ｖｂ２が印加されてい
る。Further, the reference voltage Vb1 is applied to the emitter of the level detection transistor Q16, and the collector thereof is provided with a diode D4 and a resistor R10 for increasing the withstand voltage. Furthermore, the control transistor Q17
The emitters are provided with dimades D5 and D6. Note that a predetermined bias voltage Vb2 is applied to the base of the thyristor-type transistor Q18.

他の書込み回路ＷＡ１ないしＷＡ７も上記同様な回路に
より構成されている。The other write circuits WA1 to WA7 are also constructed of circuits similar to those described above.

この実施例では、特に制限されないが、上記各列線Ｗ０
ないしＷ７と、各書込み回路ＷＡ０ないしＷＡ７のレベ
ル検出トランジスタとの間に、そのベースが共通接続さ
れたｐｎｐトランジスタＱ１３ないしＱ１５が設けらる
。これらのトランジスタＱ１３ないしＱ１５の共通化さ
れたベースと回路の接地階位との間には、抵抗Ｒ９とダ
イオードＤ３が直列形態に接続される。これらのトラン
ジスタＱ１３ないしＱ１５は、いずれかのトランジスタ
が選択された列線の選択レベルによりオンしたとき、そ
のベース電流により共通ベース電圧を高くして、他の列
線がノイズ等により誤選択されるのを防止する。In this embodiment, although not particularly limited, each of the column lines W0
PNP transistors Q13 to Q15, whose bases are commonly connected, are provided between write circuits WA0 to WA7 and the level detection transistors of write circuits WA0 to WA7. A resistor R9 and a diode D3 are connected in series between the common bases of these transistors Q13 to Q15 and the ground level of the circuit. When any of these transistors Q13 to Q15 is turned on due to the selection level of the selected column line, its base current increases the common base voltage, and other column lines are erroneously selected due to noise etc. to prevent

また、上記各行線Ｂ０ないしＢ７には、差動形態に構成
された読出し用のダイメードＤ７ないしＤ９が設けられ
、上記各行線Ｂ０ないしＢ７は，これらのダイオードＤ
７ないしＤ９を介してセンスアンプＳＡを構成するトラ
ンジスタＱ２１のエミツタに接続される。このトランジ
スタＱ２１のペースには、読み出し基準電圧Ｖｓが印加
されており、そのコレクタには、負何抵抗Ｒ１２が設り
られている。そして、トランジスタＱ１２のコレクタ出
力は、エミッタフオロワ出力トランジスタＱ２２を通し
てデータ出力バッファＤ０Ｂに伝えられる。このデータ
出力パッファＤＯＢの出力端子は、上記外部端子０に接
続され、上記チップ選択信号ＣＳによりその動作が制御
される。例えば、読み出し動作以外は、不作動とされ、
その出力をハイインピーダンス状態にする。Further, each of the row lines B0 to B7 is provided with readout diodes D7 to D9 configured in a differential configuration, and each of the row lines B0 to B7 is provided with a read diode D7 to D9 configured in a differential configuration.
7 to D9 to the emitter of a transistor Q21 constituting the sense amplifier SA. A read reference voltage Vs is applied to the pace of this transistor Q21, and a negative resistor R12 is provided to the collector thereof. The collector output of transistor Q12 is then transmitted to data output buffer D0B through emitter follower output transistor Q22. The output terminal of this data output buffer DOB is connected to the external terminal 0, and its operation is controlled by the chip selection signal CS. For example, operations other than read operations are inactive,
Put its output into a high impedance state.

この実施例のパイボーラ型ＰＲＯＭの書込み動作を次に
説明する。The write operation of the pievora type PROM of this embodiment will be explained next.

いま、端子Ａ０ないしＡ７からのアドレス信号がすべて
ロウレベルなら、その相補アドレス信号ａＯないしａ７
がハイレベルとなる。したがって、上記列、行線選択回
路のアドレスデコーダを構成するトランジスタＱ５，Ｑ
８のすべてのエミッタがハイレベルになるため、これら
のトランジスタＱ５，Ｑ８のみがオフとなる。Now, if all address signals from terminals A0 to A7 are at low level, their complementary address signals aO to a7
becomes high level. Therefore, the transistors Q5 and Q constituting the address decoder of the column and row line selection circuits are
Since all emitters of transistors Q8 are at high level, only these transistors Q5 and Q8 are turned off.

このトランジスタＱ５のオフにより、駆動トランジスタ
Ｑ６、Ｑ７がオンして、列線ＷＯをＶｃｃ−２Ｖｂｅ（
ＶｂｅはトランジスタＱ６，Ｑ７のベ一スエミツタ間竃
圧）のハイレベルにする。By turning off this transistor Q5, driving transistors Q6 and Q7 are turned on, and the column line WO is connected to Vcc-2Vbe(
Vbe is set to the high level of the base-emitter voltage of transistors Q6 and Q7.

上記トランジスタＱ８のオフにより、トランジスタＱ９
がオンして、行線選択スイッチトランジスタＱ１０をオ
ンにする。By turning off the transistor Q8, the transistor Q9
turns on, turning on row line selection switch transistor Q10.

この状態において、端子０から比較的高電圧（約１０数
ボルト）の下で上記記憶素子のべ−スエミッタ接合破壊
に必要な書込み電流を供給する。In this state, a write current necessary to destroy the base-emitter junction of the memory element is supplied from terminal 0 under a relatively high voltage (about 10-odd volts).

このとき、上記選択状態にされた列線ＷＯのハイレベル
によりトランジスタＱ１３、Ｑ１６がオンして、トラン
ジスタＱ１７をオフさせているので、上記列線Ｗ０に結
合されたサイリスタ形態のトランジスタＱ１８ないしＱ
２０がオンして、上記端子０からの書込み電流を列線Ｗ
０に伝える。したがって、列線Ｗ０と行線Ｂ０との交差
点に設けられた書込み前のトランジスタのベースエミッ
タ接合を破壊（短絡）して他の列、行間に示したような
ダイオード構成にする。At this time, the high level of the selected column line WO turns on the transistors Q13 and Q16 and turns off the transistor Q17, so the thyristor-type transistors Q18 to Q connected to the column line W0
20 turns on and transfers the write current from the terminal 0 to the column line W.
Tell 0. Therefore, the base-emitter junction of the transistor before writing provided at the intersection of column line W0 and row line B0 is destroyed (short-circuited) to create a diode configuration as shown between other columns and rows.

なお、他の選択されない列線Ｗ１ないしＷ７に結合され
た書込み回路ＷＡ１ないしＷＡ７は、列線Ｗ１ないしＷ
７の非選択レベルにより上記トランジスタＱ１７に相当
する制御トランジスタがオンしているので、こ扛らの桝
込み回１ｔＳＷＡＬないしＷＡ７に設けられたサイリス
タ形態のトランジスタは、強制的にオフさせられている
。Note that write circuits WA1 to WA7 coupled to other unselected column lines W1 to W7 are connected to column lines W1 to W7.
Since the control transistor corresponding to the transistor Q17 is turned on due to the non-selection level of 7, the thyristor-type transistors provided in these cutting circuits 1tSWAL to WA7 are forcibly turned off.

次に、この実施例のバイボーラ型ＰＲＯＭの読み出し動
作を説明する。Next, the read operation of the bibolar type PROM of this embodiment will be explained.

上記同様二列、行線の選択を行った場合、図示の書込み
が行われなかったトランジスタジスタが選択される。し
たがって、列線ＷＯと行線Ｂ０とがハイインピーダンス
の下に結合され、行線Ｂ０には読み出し用のダイオード
Ｄ７を通してセンスアンプＳＡを構成するトランジスタ
Ｑ２１からの電流が流れているで、その読み出し出力が
ロウレベルにされる。When two columns and row lines are selected in the same way as above, the illustrated transistor transistors to which writing has not been performed are selected. Therefore, the column line WO and the row line B0 are coupled under high impedance, and the current from the transistor Q21 constituting the sense amplifier SA flows through the read diode D7 to the row line B0, so that the read output is is set to low level.

また、列線Ｗ０に代えＷ１を選択した場合には、書込み
により列線Ｗ１と行線Ｂ０とがダイオードによるロウイ
ンピーダンスの下に結合され、行腺Ｂ０には上記ダイオ
ードを通して列線Ｗ１からの電流が流れるので、その読
み出し出力がハイレベルにされる。すなわち、センスア
ンプ８Ａを構成するトランジスタＱ２１のベース電圧Ｖ
ｓは、上記駆動トランジスタＱ７のベースより、低い所
定の電圧に設定されているので、ダイオードＤ７はオフ
するものである。言い換えれば、記憶素子と、読み出し
ダイオードＤ７とがさどうするように、センスアンプＳ
Ａの読み出し基準電圧Ｖｓが設定される。なお、非選択
行線Ｂ１ないしＢ７のトランジスタＱ１１，Ｑ１２がオ
フしているので、非選択行線Ｂ１ないしＢ７に電流が流
れることはない。Furthermore, when W1 is selected instead of column line W0, column line W1 and row line B0 are coupled under the low impedance of the diode by writing, and current from column line W1 is applied to row line B0 through the diode. flows, so its readout output is set to high level. That is, the base voltage V of the transistor Q21 that constitutes the sense amplifier 8A
Since s is set to a predetermined voltage lower than the base of the driving transistor Q7, the diode D7 is turned off. In other words, the sense amplifier S
The read reference voltage Vs of A is set. Note that since the transistors Q11 and Q12 of the unselected row lines B1 to B7 are off, no current flows to the unselected row lines B1 to B7.

上記センスアンプＳＡの読み出し出力は、データ出力バ
ッファＤＯＢを通して端子０から外部に読み出される。The read output of the sense amplifier SA is read out from terminal 0 through the data output buffer DOB.

以上説明したバイポーラ型ＦＲＯＭにおいては、書込み
及び読み出し動作のためのメモリセルの選択動作を共通
の列．行選択回路を用いて行うことができる。したがっ
て、前期２組の列及び行選択回路を用いる場合に比べて
大幅な回路の簡素化が図られることによって、チップサ
イズの小型化及び低消費電力化を実現できる。このこと
は、特に大記憶容量化を実現するときに有益なものとな
る。In the bipolar FROM described above, memory cell selection operations for write and read operations are performed in a common column. This can be done using a row selection circuit. Therefore, the circuit can be significantly simplified compared to the case where the previous two sets of column and row selection circuits are used, thereby achieving smaller chip size and lower power consumption. This is especially useful when realizing a large storage capacity.

また、列及び行選択回路は、ＥＣＩ１回路で構成されて
いるので動作の高速化を図ることができる。Furthermore, since the column and row selection circuits are composed of ECI1 circuits, high-speed operation can be achieved.

さらに、読み出し回路は、作動形熊のダイオードを用い
ているので回路構成素子数が少なく、高速読み出し動作
が期待できる。Furthermore, since the readout circuit uses a working type bear diode, the number of circuit components is small, and high-speed readout operation can be expected.

第２図には、この発明の他の一実施向の回路図が示され
ている。FIG. 2 shows a circuit diagram of another embodiment of the invention.

この実施例では、列線の選択／非選択を検出するトラン
ジスタＱ１６のベースに列線のレベルをダイオードＤ７
によりレベルシフトするとともに抵抗Ｒ１３，Ｒ１４で
分圧して印加している。この実施ρリでは、抵抗Ｒ１３
．Ｒ１４が前期駆動トランジスタＱ７の負荷としても作
用する。このように、列線の選択／非選択を検出する回
路は、種々変形できるものである。In this embodiment, a diode D7 connects the level of the column line to the base of a transistor Q16 that detects selection/non-selection of the column line.
At the same time, the voltage is applied after being level-shifted by resistors R13 and R14. In this implementation, the resistor R13
．． R14 also acts as a load for the first drive transistor Q7. In this way, the circuit for detecting selection/non-selection of a column line can be modified in various ways.

また、行線の選択を行うスイッチトランジスタＱ１０，
Ｑ１１等のエミッタ側荀共通接続して、制御回路Ｒ／Ｗ
によって制御され、読み出し動作の時に動作する定電流
源１と書込み動作の時にオンするトランジスタＱ２３と
を並列形態に設けている。この場合には、読み出しを定
電流源Ｉにより行えるので、素子のバラツキ、電源減圧
の影響を受けにくくすることができる。In addition, a switch transistor Q10 for selecting a row line,
Connect the emitter side of Q11 etc. in common and connect the control circuit R/W.
A constant current source 1 that operates during a read operation and a transistor Q23 that is turned on during a write operation are provided in parallel. In this case, reading can be performed by the constant current source I, making it less susceptible to variations in elements and depressurization of the power supply.

この発明は、前期実施例に限定されない。This invention is not limited to the previous embodiment.

例えば、複数ビットの情報を書込み及び読み出すように
する場合には、上記メモリアレイを複数形成して、列，
行選択回路により同時に複数の記憶素子を選択できるよ
うにすればよい。For example, when writing and reading multiple bits of information, a plurality of the above memory arrays are formed and columns,
It is only necessary to enable the row selection circuit to select a plurality of storage elements at the same time.

また、６４キロビット等のメモリ容量を大きくする場合
、多数のエミッタを有するトランジスタが形成できない
から、アドレスデコーダを複数段の回路構成として、半
導体集積回路における終段のアドレスデコーダの配列間
隔（ピッチ）と列線及び行列の配列ビッチとを合わせる
ようにする。In addition, when increasing the memory capacity such as 64 kilobits, it is not possible to form transistors with many emitters, so the address decoder is configured as a multi-stage circuit, and the arrangement interval (pitch) of the address decoder at the final stage in the semiconductor integrated circuit is Column lines and matrix array bits should be aligned.

さらに、書込み電流を列線に供給するスイッチ手段とし
ては、ダーリントン形態のトランジスタを用いるもので
あってもよい。Furthermore, a Darlington type transistor may be used as the switch means for supplying the write current to the column line.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、この発明の一実施例を示す回路図、第２図は
、この発明の他の一実施例を示す回路図である。 ＸＡＢＯないしＸＡＢ３・・・Ｘアドレスパッファ、Ｔ
ＡＢ・・・Ｙアドレスバッファ、ＷＳ０ないしＷＳ７・
・・列線選択回路、ＢＳ０ないしＢＳ７・・・行線選択
回路、ＷＡ０ないしＷＡ７・・・書込み回路、ＤＯＲ・
・・データ出力バッファ、Ｂ・・・バッファ回路、ＭＡ
ＲＹ・・・メモリアレイ、Ｒ／Ｗ・・・回路代理人　弁
理士　薄田利幸FIG. 1 is a circuit diagram showing one embodiment of the invention, and FIG. 2 is a circuit diagram showing another embodiment of the invention. XABO or XAB3...X address puffer, T
AB...Y address buffer, WS0 to WS7.
... Column line selection circuit, BS0 to BS7... Row line selection circuit, WA0 to WA7... Write circuit, DOR
...Data output buffer, B...Buffer circuit, MA
RY...Memory array, R/W...Circuit agent Patent attorney Toshiyuki Usuda

Claims (5)

【特許請求の範囲】[Claims] １．電気的手段によりそのインピーダンスをある状態か
ら他の状態に半永久的に変化させ得る記憶素子が列線及
び行線の交差点毎に１個ずつ接続されてマトリックス状
をなしたメモリアレイと、ＥＣＬ（又はＣＭＬ）形式で
構成された列及び行選択回路と、選択された列選択レベ
ルを受けて動作し、選択された列線に書込み電気信号を
伝える書込み回路とを含むことを特徴とするバイポーラ
型ＰＲＯＭ。1. A memory array in which one memory element whose impedance can be semi-permanently changed from one state to another by electrical means is connected to each intersection of a column line and a row line to form a matrix, and an ECL (or A bipolar PROM comprising a column and row selection circuit configured in CML) format, and a write circuit that operates in response to a selected column selection level and transmits a write electrical signal to a selected column line. . ２．上記書込み回路は、列線のレベルを受けるレベル検
出回路と、その検出出力で制御されるサイリスタ形態の
書込み電流トランジスタとを含むことを特徴とする特許
請求の範囲第１項記載のパイポーラ型ＰＲＯＭ。2. 2. The bipolar PROM according to claim 1, wherein said write circuit includes a level detection circuit that receives the level of the column line, and a write current transistor in the form of a thyristor that is controlled by the detection output of the level detection circuit. ３．上記記憶素子は、ベースが開放状態にされたパイボ
ーラ型トランジスタであり、そのエミッタが列縁に接続
され、そのコレクタが行線に接続されるものであること
を特徴とする特許請求の範囲第１又は第２項記載のバイ
ポーラ型ＰＲＯＭ。3. Claim 1, wherein the memory element is a pievora transistor whose base is open, whose emitter is connected to a column edge, and whose collector is connected to a row line. Or a bipolar PROM according to item 2. ４．上記行選択回路は、各行に設けられた行選択スイッ
チトランジスタと、これらの複数の行選択スイッチトラ
ンジスタを介して共通に並列形態に設けられた読み出し
用の定電流源及び書込み用の書込み電流吸収トランジス
タとを含むものであることを特徴とする特許請求の範囲
第１、第２又は第４項記載のバイポーラ型ＰＲＯＭ。4. The row selection circuit includes a row selection switch transistor provided in each row, a constant current source for reading, and a write current absorption transistor for writing, which are commonly provided in parallel through the plurality of row selection switch transistors. 5. A bipolar PROM according to claim 1, wherein the bipolar PROM comprises: ５．上記各行には、差動形態に構成された読み出し信号
をセンスアンプの入力に伝える差動形態のダイオードが
設けられるものであることを特徴とする特許請求の範囲
第１、第２、第３又は第４項記載のパイポーラ型ＰＲＯ
Ｍ。5. Each of the rows is provided with a differential type diode for transmitting a read signal configured in a differential type to an input of a sense amplifier. Bipolar type PRO described in Section 4
M.