JPS59117790A - Bipolar prom - Google Patents

Abstract

PURPOSE:To attain high speed read by selecting a word line by an emitter follower circuit, selecting a bit line by a transistor (TR) whose emitter is connected in common and detecting its emitter current by a sense amplifier. CONSTITUTION:A word line WO or the like of a PROM where bipolar TRs having an opened bases are arranged in a matrix is selected at high speed even with a high parasitic capacitance by a word line selecting circuit WS1 of an emitter follower circuit having a large drive output current including emitter follower drive TRs Q6, Q7. On the other hand, whether or not a current flows to common emitter line of TRs Q10, Q11- for selecting bit lines B0, B1- depending on the contents of storage is detected by a sense amplifier SA comprising resistors R7, R8 and a TRQ13 or the like, and the stored information is read immediately independently of the time constant even if the parasitic capacitance of the bit lines B0, B1- is large. Thus, high speed read is attained even if the storage capacity is increased.

Description

【発明の詳細な説明】 この発明は、バイポーラ型トランジスタで構成されたＦ
ＲＯＭ　（プログラマブル・リード・オンリー・メモリ
）に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides an F
Regarding ROM (Programmable Read Only Memory).

従来のバイポーラ型ＦＲＯＭは、第１図に示すように、
記憶素子（メモリセル）の導通、非導通をビット線Ｂに
接続された抵抗Ｒｓを流れる電流により識別するもので
あった。すなわち、この抵抗Ｒ５を流れる電流は、メモ
リセルが導通していればメモリセルに流れ、非導通であ
れば読み出しトランジスタに流れるため、そのセンスを
行うことができる。The conventional bipolar FROM, as shown in Figure 1,
The conduction or non-conduction of a memory element (memory cell) was determined by a current flowing through a resistor Rs connected to a bit line B. That is, the current flowing through this resistor R5 flows to the memory cell if the memory cell is conductive, and flows to the read transistor if it is not conductive, so that it can be sensed.

この方式では、例えば約１６にビットのメモリアレイで
は、１本のピント線に１２８１１１ｉｌもの多数のメモ
リセルが接続されることになるので、そのビット線寄生
容量が約１０ｐＦと大きくなる。In this system, for example, in a memory array of about 16 bits, as many as 128111il memory cells are connected to one focus line, so the bit line parasitic capacitance becomes as large as about 10 pF.

したがって、上記センス動作のためには、上記寄生容量
と抵抗Ｒｓとの時定数により読み出しトランジスタのベ
ース電位の上昇が決定されるので一定電位に達するまで
に時間かかかり、読み出し動作を遅（する原因になって
いることが本ＩＩＩ発明者の研究により判明した。Therefore, for the sense operation, the rise in the base potential of the read transistor is determined by the time constant of the parasitic capacitance and the resistor Rs, so it takes time to reach a constant potential, which is the cause of slowing down the read operation. It has been found through research by the inventor of this III.

この発明の目的は、読み出し動作の高速化を図ったバイ
ポーラ型ＦＲＯＭを提供することにある。An object of the present invention is to provide a bipolar FROM which achieves high-speed read operations.

この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。Other objects of the invention will become apparent from the following description and drawings.

以下、この発明を実施例とともに詳ｉ■に説明する。Hereinafter, this invention will be explained in detail along with examples.

第３図には、この発明の一実施例の回路図が示されてい
る。FIG. 3 shows a circuit diagram of an embodiment of the present invention.

同図のバイポーラ型ＦＲＯＭは、公知の半導体集積回路
の製造技術によって１個のシリコンのような半導体基板
上において形成される。端子ＡＯないしＡ７．　　韮、
０及びＶｃｃ、ＧＮＤは、その外部端子とされる。この
実施例では、その理解を容易にするため、メモリアレイ
Ｍ　Ａ　ＲＹの構成を簡素化して示している。The bipolar FROM shown in the figure is formed on a single semiconductor substrate such as silicon by a known semiconductor integrated circuit manufacturing technique. Terminal AO to A7. leek,
0, Vcc, and GND are its external terminals. In this embodiment, the configuration of the memory array M A RY is shown in a simplified manner to facilitate understanding.

すなわち、メモリアレイＭＡＰ！Ｙは、ワード線がＷＯ
ないしＷ７とされ、ビット（又はデジット線）がＢＯな
いしＢ７とされる。これらのワード線とビット線との交
叉点に記憶素子としてのへ一ス開放状態のトランジスタ
が設けられる。上記ワード線には、そのエミッタが接続
され、上記ビット線には、そのコレクタが接続される。That is, memory array MAP! For Y, the word line is WO
to W7, and the bits (or digit lines) are BO to B7. A transistor with an open circuit is provided as a memory element at the intersection of these word lines and bit lines. The emitter is connected to the word line, and the collector is connected to the bit line.

同図のメモリアレイＭＡＲＹにおいて、ダイオードとし
て示し個所の記憶素子は、その書込みによって、上記ト
ランジスタのエミッタ、ベース接合が短絡されたものを
示している。In the memory array MARY shown in the same figure, the memory elements shown as diodes have the emitter and base junctions of the transistors short-circuited by writing.

この実施例では、上記メモリアレイＭＡＲＹの周辺回路
は、特に制限されないが、その高速動作化のためにＥＣ
Ｌ　（エミッタ・カップルド・ロジック）形式の回路で
構成される。In this embodiment, the peripheral circuit of the memory array MARY is equipped with an EC circuit for high-speed operation, although it is not particularly limited.
It consists of an L (emitter coupled logic) type circuit.

図示しない適当な回路装置から供給されるアドレス信号
は、アドレス入力端子ＡＯないしＡ３を介してアドレス
バッファＸＡＢ　１ないしＸＡＢ　３に入力される。こ
のうち、その代表としてアドレスバッファＸＡＢ　Ｏの
具体的回路が示されている。Address signals supplied from suitable circuit devices (not shown) are input to address buffers XAB 1 to XAB 3 via address input terminals AO to A3. Among these, a specific circuit of address buffer XABO is shown as a representative one.

このアドレスバッファＸＡＢ　Ｏは、差動形態のトラン
ジスタＱｌ、Ｑ２と、その共通エミッタに設けられた定
電流源■と、上記トランジスタＱｌ。This address buffer XABO includes differential transistors Ql and Q2, a constant current source (2) provided at their common emitters, and the transistor Ql.

Ｑ２のコレクタにそれぞれ設けられた負荷抵抗Ｒ１、Ｒ
２と、上記トランジスタＱ１．Ｑ２のコレクタ出力を受
けるエミッタフォロワ出力トランジスタＱ３．Ｑ４とに
より構成されたＥＣＬ回路が用いられる。これにより、
アドレスバッファＸＡＢＯは、端子ＡＯから供給される
アドレス信号ＡＯに従った相補アドレス信号ａｏ、ａＯ
を形成する。Load resistors R1 and R provided on the collector of Q2, respectively.
2, and the transistor Q1. An emitter follower output transistor Q3 receiving the collector output of Q2. An ECL circuit configured with Q4 is used. This results in
Address buffer XABO receives complementary address signals ao and aO according to address signal AO supplied from terminal AO.
form.

他のアドレスバッファＸＡＢ　１ないしＸＡＢ　３も上
記同様な回路構成とされ、端子ＡＩないしＡ３から供給
されるアドレス信号に従った相補アドレス信号ａｌ、ａ
Ｌないしａ３．ａ３をそれぞれ形成する。これらの相補
アドレス信号は、次のワード線選択回路ＷＳＯないしＷ
Ｓ７に伝えられる。Other address buffers XAB 1 to XAB 3 have the same circuit configuration as described above, and have complementary address signals al and a according to address signals supplied from terminals AI to A3.
L to a3. Form a3 respectively. These complementary address signals are sent to the next word line selection circuits WSO to W.
This will be communicated to S7.

これらのワード線選択回路ＷＳＯないしＷＳ７のうち、
その代表として１つのワード線選択回路ＷＳＯの具体的
回路が示されている。Of these word line selection circuits WSO to WS7,
As a representative example, a specific circuit of one word line selection circuit WSO is shown.

この列線選択回路ＷＳＯは、アドレスデコーダを構成し
、ベース、コレククが共通接続されたダイオード形感の
マルチエミッタ構造のトランジスタＱ５と、そのコレク
タに設けられた負荷抵抗Ｒ３と、上記トランジスタＱ５
のコレクタ出力を受け、列線ＷＯを駆動するダーリント
ン形態のエミッタフォロワトランジスタＱ６．Ｑ７と、
そのエミッタに設けられた抵抗Ｒ１３とにより構成され
る。なお、上記トランジスタＱ７のコレクタには、ダイ
オードＤ２が設けられ、ベース、工しツタ間には、バイ
アス抵抗Ｒ４とショトキ−ダイオードＤＩとが直列形態
に接続されている。これらのダイオードＤｉ、Ｄ２は、
書込み時におけるトランジスタＱ７の耐圧破壊を防止す
るために設シシられる。そして、上記トランジスタＱ５
のエミッタには、相補アドレス信号ａＱ、ａ１．ａ２及
び１３がそれぞれ印加される。This column line selection circuit WSO constitutes an address decoder, and includes a transistor Q5 having a diode-like multi-emitter structure whose base and collector are commonly connected, a load resistor R3 provided at its collector, and the transistor Q5.
Darlington type emitter follower transistor Q6. receives the collector output of Q6. and drives the column line WO. Q7 and
and a resistor R13 provided at its emitter. A diode D2 is provided at the collector of the transistor Q7, and a bias resistor R4 and a Schottky diode DI are connected in series between the base and the transistor. These diodes Di, D2 are
This is provided to prevent voltage breakdown of transistor Q7 during writing. And the above transistor Q5
Complementary address signals aQ, a1 . a2 and 13 are applied respectively.

他のワード線Ｗ１ないしＷｌについても、上記同様なワ
ード線選択回路ＷＳＩないしＷＳ７が設けられている。Word line selection circuits WSI to WS7 similar to those described above are also provided for other word lines W1 to Wl.

そして、上記相補アドレス信号ａＯ１ＴＯないしａ３．
ａ３は、各ワード線に対応する所定の組合せに従ってそ
れぞれ印加される。Then, the complementary address signals aO1TO to a3.
a3 is applied to each word line according to a predetermined combination corresponding to each word line.

上記図示しない適当な回路装置から供給されるアドレス
信号は、アドレス入力端子Ａ４ないしＡ７を介してアド
レスバッファＹＡＢに入力される。Address signals supplied from the appropriate circuit device (not shown) are input to the address buffer YAB via address input terminals A4 to A7.

このアドレスバ・７フアＹＡＢは、上記同様なＥＣＬ回
路で構成され、相補アドレス信号ａ４．ａ４ないしａ７
．ａ７を形成して、次に説明するビット線選択回路ＢＳ
ＯないしＢＳ７に伝える。This address bar 7 YAB is composed of an ECL circuit similar to the above, and has complementary address signals a4. a4 to a7
．． A7 is formed to form a bit line selection circuit BS, which will be explained next.
Tell O or BS7.

これらのビット線選択回路ＢＳＯないしＢＳ７のうち、
その代表として１つのビット線選択回路ＢＳＯの具体的
回路が示されている。Of these bit line selection circuits BSO to BS7,
As a representative example, a specific circuit of one bit line selection circuit BSO is shown.

このビ・７ト線選択回路ＢＳＯは、アドレスデコーダを
構成し、ベース、コレクタが共通接続されたダイオード
形態のマルチェミ・ツタ構造のトランジスタＱ８と、そ
のコレクタに設けられた負荷抵抗Ｒ５と、上記トランジ
スタＱ８のコレクタ出力を受けるエミッタフォロワ出力
トランジスタＱ９と、このトランジスタＱ９からの出力
を抵抗Ｒ６を通して受け、ピント線ＢＯにコレクタが接
続されたスイッチトランジスタＱＩＯとにより構成され
る。そして、上記トランジスタＱ８のエミッタには、相
補アドレス信号ａ４．丁５．ｉ６及び１７がそれぞれ印
加される。This bit line selection circuit BSO constitutes an address decoder, and includes a transistor Q8 having a diode-like Marchemi-Ivy structure in which the base and collector are commonly connected, a load resistor R5 provided at the collector, and the transistor Q8. It is composed of an emitter follower output transistor Q9 which receives the collector output of transistor Q8, and a switch transistor QIO which receives the output from transistor Q9 through a resistor R6 and whose collector is connected to the pinto line BO. The emitter of the transistor Q8 receives a complementary address signal a4. Ding 5. i6 and 17 are applied, respectively.

他のビット線ＢｌないしＢ７についても、上記同様なビ
ット線選択回路ＢＳＩないしＢＳ７が設げられている。Bit line selection circuits BSI to BS7 similar to those described above are also provided for the other bit lines B1 to B7.

そして、上記相補アドレス信号ａ４．１４ないしａ７．
ａ７は、各ビ・ノド線番こ対応する所定の組合せに従っ
てそれぞれ印加される。Then, the complementary address signals a4.14 to a7.
a7 is applied according to a predetermined combination corresponding to each bit/nod line number.

なお、代表として示されているヒ・ノド線Ｂ１．Ｂ７に
ついては、上記同様なスイッチトランジスタＱｌｌ、Ｑ
１２が示されている。In addition, the Hi-nod line B1. shown as a representative. Regarding B7, switch transistors Qll, Q similar to those described above are used.
12 are shown.

そして、これらのスイッチトランジスタＱＩＯ〜Ｑ１２
のエミッタは共通化され、次のセンスアンプ回路が設け
られる。And these switch transistors QIO~Q12
The emitters are shared, and the following sense amplifier circuit is provided.

センスアンプＳＡは、上記共通化されたエミッタと回路
の接地電位との間に直列接続された抵抗Ｒ７，Ｒ８は、
その接続点の電圧を受けるトランジスタＱ１３とにより
構成され、そのエミッタは接地されている。In the sense amplifier SA, resistors R7 and R8 connected in series between the common emitter and the ground potential of the circuit are as follows:
A transistor Q13 receives the voltage at the connection point thereof, and its emitter is grounded.

また、端子σ否から供給された千ノブ選択信号は、バッ
ファ回路Ｂを通して、上記列デコーダ回路を構成するト
ランジスタＱ５等のエミッタに入力される。これにより
、端子己から供給されたチップ選択信号がハイレベルな
らば、すべての列線を非選択状態とし、ロウレベルなら
ばアドレス信号に従った列線の選択をさせる。Further, the knob selection signal supplied from the terminal σ is inputted through the buffer circuit B to the emitters of the transistors Q5 and the like constituting the column decoder circuit. As a result, if the chip selection signal supplied from the terminal itself is at a high level, all column lines are set to a non-selected state, and if it is at a low level, a column line is selected according to the address signal.

また、上記ワード線ＷＯないしＷｌには、書込み回路Ｗ
ＡＯないしＷＡ７がそれぞれ設けられる。Further, a write circuit W is connected to the word lines WO to Wl.
AO to WA7 are provided respectively.

これらの書込２３回路は、端子Ｏからの書込みデータに
従って、上記メモリセルの接合破壊を行う書込み電流を
形成するものである。These write circuits 23 form a write current that destroys the junction of the memory cell in accordance with write data from the terminal O.

上記データ出カバソファＤＯＢの出力端子は、上記外部
端子０に接続され、上記チ・ノブ選択伯号己によりその
動作が制御される。例えば、読み出し動作以外は、不動
作とされ、その出力をノ＼イインピーダンス状態にする
。The output terminal of the data output sofa DOB is connected to the external terminal 0, and its operation is controlled by the knob selection function. For example, it is disabled except for read operations, and its output is set to a zero impedance state.

次に、この実施例のバイポーラ型ＦＲＯＭの読み出し動
作を説明する。Next, the read operation of the bipolar FROM of this embodiment will be explained.

例えば、選択されるワード線ＷＯは、トランジスタＱ６
．Ｑ７がオン状態になってノ＼イレベルにされる。また
、選択されるビ・ノド線ＢＯは、トランジスタＱＩＯが
オン状態にされる。このような選択動作により、図示の
書込みが行われたトランジスタ（ダイオード形！：、）
が選択される。したがって、ワード１泉ＷＯとピント線
ＢＯとがロウインピータンスの下に結合され、ビット線
ＢＯにはワード線ＷＯからの電流が流れ込み、スイ・ノ
チトランジスタＱＩＯを介して抵抗Ｒ７，Ｒ８に比較的
大きな電流が流れてトランジスタＱ１３をオン状態にす
る。For example, the selected word line WO is the transistor Q6
．． Q7 is turned on and brought to the noi level. Further, the transistor QIO of the selected bit/node line BO is turned on. Due to this selection operation, the transistor (diode type!:,) that has been written as shown in the figure
is selected. Therefore, word 1 spring WO and pinto line BO are coupled under low impedance, current from word line WO flows into bit line BO, and relatively flows into resistors R7 and R8 via switch transistor QIO. A large current flows to turn on transistor Q13.

一方、ワード線ＷＯに代えＷｌを選択した場合には、書
込みが行われていないトランジスタが選択されることに
なる。したがって、ワード線ｗ１とビット線ＢＯとがハ
イインピーダンスの下に結合され、ワード線Ｗ１からビ
ット線ＢＯには電流が流れ込まない。このため、スイッ
チトランジスタＱＩＯのエミッタには、そのベース電流
に相当する微少電流しか流れなく、トランジスタＱ１３
をオフ状態にする。On the other hand, if word line Wl is selected instead of word line WO, a transistor to which writing has not been performed will be selected. Therefore, word line w1 and bit line BO are coupled under high impedance, and no current flows from word line W1 to bit line BO. Therefore, only a small current corresponding to the base current flows through the emitter of the switch transistor QIO, and the transistor Q13
turn off.

上記トランジスタＱ１３のオン／オフにより上記メモリ
セルの導通／非導通を識別することができる。The conduction/non-conduction of the memory cell can be determined by turning on/off the transistor Q13.

なお、非選択ビット線Ｂ１ないしＢ７のトランジスタＱ
ｌｌ’、Ｑ１２がオフしているので、非選択ビット線Ｂ
１ないしＢ７からの電流が抵抗Ｒ７Ｒ８に流れることは
ない。Note that the transistors Q of the unselected bit lines B1 to B7
ll', Q12 is off, so the unselected bit line B
No current from R1 to B7 flows through resistor R7R8.

上記センスアンプＳＡの読み出し出方は、データ出カバ
ソファＤＯＢを通して端子○がら外部に読み出される。The reading from the sense amplifier SA is carried out through the data output sofa DOB to the outside through the terminal ○.

以上説明したバイポーラ型ＦＲＯＭにおいては、電流駆
動能力の大きなエミソタフヮロヮ回路により、ワード線
の選択動作を行うのものであるので、その寄生容量が大
きくても高速に選択状態することができる。したがって
、記憶容量が大きくなっても、高速性が損なわれない。In the bipolar type FROM described above, the word line selection operation is performed by an emitter transistor having a large current drive capability, so that even if the parasitic capacitance thereof is large, the word line can be brought into a selected state at high speed. Therefore, even if the storage capacity increases, high speed performance is not impaired.

上記メモリアレイＭＡＲＹでのメモリセルの選択動作に
限って言えば、従来の約２〜３倍もの高速化を図ること
が、本願発明者において認められた。As far as the selection operation of the memory cells in the memory array MARY is concerned, the inventors of the present application have found that the speed can be increased by about 2 to 3 times compared to the conventional method.

また、この実施例では、メモリアレイＭＡＲＹの周辺回
路をＥＣＬ回路で構成されているので動作の高速化をよ
りいっそう図ることができる。Furthermore, in this embodiment, since the peripheral circuit of the memory array MARY is constituted by an ECL circuit, the operation speed can be further increased.

第２図には、センスアンプの他の一実施例の回路図が示
されている。FIG. 2 shows a circuit diagram of another embodiment of the sense amplifier.

この実施例では、上記ビット線選択スイッチトランジス
タＱ１０〜Ｑ１２に差動形態のトランジスタＱ１４が設
けられる。このトランジスタＱ１４のベースには、所定
の基準電圧ｖｂが印加される。そして、上記トランジス
タＱ２０−０１３及びトランジスタＱ１４の共通エミッ
タと回路の接地電位の間に定電流源Ｉｏが設けられる。In this embodiment, a differential type transistor Q14 is provided as the bit line selection switch transistors Q10 to Q12. A predetermined reference voltage vb is applied to the base of this transistor Q14. A constant current source Io is provided between the common emitters of the transistors Q20-013 and Q14 and the ground potential of the circuit.

この実施例の読み出し動作は、上記のように導通のメモ
リセルが選択されたとき、定電流源■０の電流がビット
線側に流れるのでトランジスタＱ１４に流れない。また
、上記のように非導通のメモリセルが選択されたとき、
定電流源ＩＯの電流がトランジスタＱ１４に流れること
になる。In the read operation of this embodiment, when a conductive memory cell is selected as described above, the current of the constant current source 20 flows to the bit line side, and therefore does not flow to the transistor Q14. Also, when a non-conducting memory cell is selected as described above,
The current from the constant current source IO will flow through the transistor Q14.

このような電流切り換え動作により、メモリセルの導通
／非導通を識別することができる。この実施例では、非
飽和のもとにトランジスタＱ１４をオン／オフさセるこ
とができるので、その高速化を図るとともに電源電圧の
影響を受りに（くすることができる。By such current switching operation, it is possible to identify whether the memory cell is conductive or non-conductive. In this embodiment, the transistor Q14 can be turned on and off under non-saturation, so that the speed can be increased and it can be made less susceptible to the influence of the power supply voltage.

この発明は、前記実施例に限定されない。The invention is not limited to the above embodiments.

例えば、１つのバイポーラ型ＦＲＯＭにおいて、複数ビ
ットの情報を書込み及び読み出すようにする場合には、
上記メモリアレイを複数形成して、ワード線、ビット選
択回路により同時に複数の記憶素子を選択できるように
すればよい。For example, when writing and reading multiple bits of information in one bipolar FROM,
A plurality of the above memory arrays may be formed so that a plurality of memory elements can be simultaneously selected by word lines and bit selection circuits.

また、６４キロビツト等のメモリ９Ｍを大きくする場合
、多数のエミッタを有するトランジスタが形成できない
から、アドレスデコーダを複数段の回路構成として、半
導体集積口における終段のアドレスデコーダの配列間隔
（ピンチ）と列線及び行線の配列ピッチとを合わせるよ
うにする。In addition, when increasing the size of the memory 9M, such as 64 kilobits, it is not possible to form transistors with many emitters, so the address decoder is configured as a multi-stage circuit, and the arrangement interval (pinch) of the final stage address decoder at the semiconductor integration gate is Match the arrangement pitch of column lines and row lines.

また、ビット線選択トランジスタＱＩＯ〜Ｑ１３の共通
エミッタと回路の接地電位との間に比較的大きな書込み
電流を吸収するスイッチ手段を設けるものであってもよ
い。Furthermore, a switch means for absorbing a relatively large write current may be provided between the common emitters of the bit line selection transistors QIO to Q13 and the ground potential of the circuit.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、従来技術の一例を示す回路図。 第２図は、この発明に係るセンスアンプの他の一実施例
を示す回路、 第３図は、この発明の一実施例を示すバイポーラ型ＦＲ
ＯＭの回路図である。 ＸＡＢＯないしＸＡＢ　３・・Ｘアドレスデコーダ、Ｙ
ＡＢ・・Ｙアドレスデコーダ、ＷＳＯないしＷＢ２・・
ワード線選択回路、ＢＳＯないしＢＳ７・・ビット線選
択回路、ＷＡＯないしＷＡ７’・・書込み回路、ＤＯＢ
・・データ出力へソファ。FIG. 1 is a circuit diagram showing an example of conventional technology. FIG. 2 is a circuit showing another embodiment of the sense amplifier according to the present invention, and FIG. 3 is a bipolar type FR circuit showing an embodiment of the present invention.
It is a circuit diagram of OM. XABO or XAB 3...X address decoder, Y
AB...Y address decoder, WSO or WB2...
Word line selection circuit, BSO or BS7...Bit line selection circuit, WAO or WA7'...Write circuit, DOB
... Sofa to data output.

Claims (1)

【特許請求の範囲】 １、電気的手段によりそのインピーダンスをある状態か
ら他の状態に半永久的に変化させ得る記憶素子がワード
線及びビット線の交叉点毎に１門ずつ接続されてマトリ
ックス状を成したメモリアレイと、選択信号を受けて上
記ワード線を駆動するエミッタフォロワ駆動トランジス
タと、上記ビット線にコレクタが接続され、ベースに選
択信何か印加され、エミッタか共通化されたヒツト線選
択トランジスタと、この共通化されたエミッタの電流を
検出するセンスアンプとを含むことを特徴とするバイポ
ーラ型ＦＲＯＭ。 ２、上記記憶素子は、ベースか開放状態にされたバイポ
ーラ型１−ランジスタであり、そのエミッタがワー）Ｓ
線に接続され、そのコレクタがピノ１−線に接続される
ものであることを特徴とする特許請求の範囲第１項記載
のバイポーラ型ＦＲＯＭ。 ３、上記センスアンプは、上記共通化されたエミッタに
設けられた定電流源と、この定電流源の電流と上記選択
されたビット線選択トランジスタのエミッタ電流との差
電流を出力するものであることを特徴とする特許請求の
範囲第１又は第２項記載のバイポーラ型ＦＲＯＭ。 ４、上記センスアンプは、共通化されたエミッタと回路
の接地電位との間に設けられた抵抗と、この抵抗にお４
Ｊる電圧降下を増幅する増幅素子とにより構成されるも
のであることを特徴とする特許請求の範囲第１又は第２
項記載のバイポーラ型ＰＲＯＭ。[Claims] 1. Memory elements whose impedance can be changed semi-permanently from one state to another by electrical means are connected to each intersection of word lines and bit lines, forming a matrix. an emitter follower drive transistor that receives a selection signal and drives the word line; a collector is connected to the bit line; a selection signal is applied to the base; A bipolar FROM comprising a transistor and a sense amplifier that detects the current of the shared emitter. 2. The above memory element is a bipolar transistor whose base is open, and its emitter is
2. The bipolar type FROM as claimed in claim 1, wherein the bipolar type FROM is connected to the Pino line, and its collector is connected to the Pino1 line. 3. The sense amplifier outputs a constant current source provided in the shared emitter and a difference current between the current of this constant current source and the emitter current of the selected bit line selection transistor. A bipolar FROM according to claim 1 or 2, characterized in that: 4. The sense amplifier has a resistor installed between the common emitter and the ground potential of the circuit, and a resistor connected to this resistor.
Claim 1 or 2 is characterized in that it is constituted by an amplifying element that amplifies the voltage drop of J.
Bipolar type PROM described in Section 1.