JPS5949252U - アドレス制御装置 - Google Patents

アドレス制御装置

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Publication number
JPS5949252U
JPS5949252U JP12199083U JP12199083U JPS5949252U JP S5949252 U JPS5949252 U JP S5949252U JP 12199083 U JP12199083 U JP 12199083U JP 12199083 U JP12199083 U JP 12199083U JP S5949252 U JPS5949252 U JP S5949252U
Authority
JP
Japan
Prior art keywords
processor
address
address control
memory
data bus
Prior art date
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Pending
Application number
JP12199083U
Other languages
English (en)
Inventor
片倉　英夫
日比野　吉弘
Original Assignee
日本電気株式会社
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Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP12199083U priority Critical patent/JPS5949252U/ja
Publication of JPS5949252U publication Critical patent/JPS5949252U/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のアドレス制御方式におけるプログラムエ
リアの一例を示す説明図、第２図は本考案に係るアドレ
ス制御方式の一実施例を示すう゛ロック結線図である。 ３、　４．　５・・・・・・メモリエリア、６・・・・
・・コンピュータ、？、　　８．　９・・・・・・アド
レス制御回路、１０・・・・・・入出力ポート、１１・
・・・・・選択回路、１２ａ。 １２ｂ・・・・・・アドレスバス、１３ａ、１３ｂ・・
・・・・データバス。

Claims (1)

    【実用新案登録請求の範囲】
  1. アドレスバスおよびデータバスを有するプロセッサと、
    前記プロセッサの固定プログラムを格納し前記データバ
    スに直接接続された第一のメモリと、前記第一のメモリ
    と同一のアドレス空間を有し前記プロセッサのジョブプ
    ログラムを格納しかつ前記データバスに接続された第二
    のメモリと、前記第一および第二のメモリのアドレス制
    御を行ないかつ前記アドレスに並列に設けられた第一お
    よび第二のアドレス制御回路と、前記第一および第二の
    アドレス制御回路のどちらか一方に作動信号を与える選
    択回路と、前記アドレスバスおよびデータバスに接続さ
    れ前記固定プログラムまたは前記ジョブプログラムを実
    行する前記プロセッサからの命令によって前記選択回路
    を制御する人出カポートとを具備し、前記プロセッサが
    前記第一および第二のメモリのどちらか一方を同一アド
    レスでアクセスすることを特徴とするアドレス制御装置
    。
JP12199083U 1983-08-04 1983-08-04 アドレス制御装置 Pending JPS5949252U (ja)

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JP12199083U JPS5949252U (ja) 1983-08-04 1983-08-04 アドレス制御装置

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JP12199083U JPS5949252U (ja) 1983-08-04 1983-08-04 アドレス制御装置

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Publication Number Publication Date
JPS5949252U true JPS5949252U (ja) 1984-04-02

Family

ID=30279007

Family Applications (1)

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JP12199083U Pending JPS5949252U (ja) 1983-08-04 1983-08-04 アドレス制御装置

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