JPS5949018A - アナログスイツチ回路 - Google Patents
アナログスイツチ回路Info
- Publication number
- JPS5949018A JPS5949018A JP57160028A JP16002882A JPS5949018A JP S5949018 A JPS5949018 A JP S5949018A JP 57160028 A JP57160028 A JP 57160028A JP 16002882 A JP16002882 A JP 16002882A JP S5949018 A JPS5949018 A JP S5949018A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- transmission gate
- turned
- type
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）技術分野
本発明は、絶縁ゲート電界効果トランジスタを用いて、
アナログ信号の伝送を制御するアナログスイッチ回路に
関する。
アナログ信号の伝送を制御するアナログスイッチ回路に
関する。
（ロ）従来技術
一般に、アナログスイッチ回路は、第１図に示すように
、第１及び第２の電極が各々共通接続されたＰ型及びＮ
型の絶縁ゲート電界幼果トランジスタ（以１、単にトラ
ンジスタと呼ぶ）（１）及び（２）より構成される伝送
ゲート（≦）を有しており、各々の共通電極が入力端子
（４）及び出力端子（５）に接続されている。又、出力
端子（５）及び入力端子（４）は、負荷（６）及びこの
負荷（６）より低インビーダン子の入力信号源（７）に
接続される。そして、Ｎ型及びＰ型のトランジスタ（２
）及び（１）や各ゲートには、制御信号り及１びその反
転信号が印加され、伝送ゲート（≦）のオンオフ制御が
行なわれる。
、第１及び第２の電極が各々共通接続されたＰ型及びＮ
型の絶縁ゲート電界幼果トランジスタ（以１、単にトラ
ンジスタと呼ぶ）（１）及び（２）より構成される伝送
ゲート（≦）を有しており、各々の共通電極が入力端子
（４）及び出力端子（５）に接続されている。又、出力
端子（５）及び入力端子（４）は、負荷（６）及びこの
負荷（６）より低インビーダン子の入力信号源（７）に
接続される。そして、Ｎ型及びＰ型のトランジスタ（２
）及び（１）や各ゲートには、制御信号り及１びその反
転信号が印加され、伝送ゲート（≦）のオンオフ制御が
行なわれる。
（ハ）従来技術の欠点
一般に、アナログ信号を伝送する伝送ゲートは、オン抵
抗を小さくしなくてはならないため、伝送ゲートを構成
するＰ型及びＮ型トランジスタのサイズを、一般のトラ
ンジスタに比べ大きくしなくてはならない。しかし／よ
から、トランジスタのサイズを大きくすると、ゲート・
ソース容量及びゲート・ドレイン容量も大きくなってし
まうため、従来技術では、伝送ゲートのオンオフ切替時
に、ゲートの電圧変化がこれらの容ｆＡ ’ｃ介して出
力に漏れ込み、切替ノイズが出力側に現われてしまうと
いう欠点があった。
抗を小さくしなくてはならないため、伝送ゲートを構成
するＰ型及びＮ型トランジスタのサイズを、一般のトラ
ンジスタに比べ大きくしなくてはならない。しかし／よ
から、トランジスタのサイズを大きくすると、ゲート・
ソース容量及びゲート・ドレイン容量も大きくなってし
まうため、従来技術では、伝送ゲートのオンオフ切替時
に、ゲートの電圧変化がこれらの容ｆＡ ’ｃ介して出
力に漏れ込み、切替ノイズが出力側に現われてしまうと
いう欠点があった。
に）発明の目的
本発明は、上述の欠点に鑑み、伝送ゲートに該伝送ゲー
トよりサイズの小さい伝送ゲートヲ並列接続する）こと
により、切替ノイズを極力減少させ、アナログ信号を否
なく出力端子に伝送する新規なアナログスイッチ回路を
提供するものである。
トよりサイズの小さい伝送ゲートヲ並列接続する）こと
により、切替ノイズを極力減少させ、アナログ信号を否
なく出力端子に伝送する新規なアナログスイッチ回路を
提供するものである。
０→実施例
第２図は、本発明によるアナログスイッチ回路の実施例
を示す回路図であり、（甲は第１及びガ（２の電極が各
々共通接続され、共通電極が各々入力端子（４）及び出
力端子（５）に接続されたＰ型及びＮ型トランジスタ（
９）及び（１０）より構成される伝送ゲートであり、出
力端子（５）及び入力端子（４）には、第１図と同様、
負荷（６）及び負荷より低インピーダンスの入力信号源
（力が接続される。（ＩＩ）は第１及びｉ２の電極が各
々共通接続されたＰ型及びＮ型トランジスタ（１２）及
び（１３１より構成され、伝送ゲート（穀よりサイズの
小さい伝送ゲートであり、この伝送ゲート（す）が伝送
ゲート億）に並列に接続されている。又、第２図におい
て、α４）は制御信号Ｄｋ大入力る制御端子、０暖及び
（１６）は遅延回路、（１７）はＯＲゲート、（［→及
び（Ｊ傷はインバータである。
を示す回路図であり、（甲は第１及びガ（２の電極が各
々共通接続され、共通電極が各々入力端子（４）及び出
力端子（５）に接続されたＰ型及びＮ型トランジスタ（
９）及び（１０）より構成される伝送ゲートであり、出
力端子（５）及び入力端子（４）には、第１図と同様、
負荷（６）及び負荷より低インピーダンスの入力信号源
（力が接続される。（ＩＩ）は第１及びｉ２の電極が各
々共通接続されたＰ型及びＮ型トランジスタ（１２）及
び（１３１より構成され、伝送ゲート（穀よりサイズの
小さい伝送ゲートであり、この伝送ゲート（す）が伝送
ゲート億）に並列に接続されている。又、第２図におい
て、α４）は制御信号Ｄｋ大入力る制御端子、０暖及び
（１６）は遅延回路、（１７）はＯＲゲート、（［→及
び（Ｊ傷はインバータである。
そこで、制御信号、Ｄが「Ｌ」から「１１」になると、
伝送ゲート（鞄のＮ型及びＰ型トランジスタ００）及び
（９）のゲートには、制御信号りが遅延された信号Ｄ１
及びその反転信号が印加されているので、伝送ゲート
（書）はすぐにはオンしないが、並列接続された伝送ゲ
ートＩのＮ型及びＰ型トランジスタ０３）及び（１２）
のゲートには、ＯＲゲートα力を介して制御信号りが即
座に印加されるため、伝送ゲート（ｌ−Ｄはすぐにオン
する。このオン時には、伝送ゲート（す）のサイズが小
さいため、小さな切替ノイズしか発生しない。そして、
その後、遅延信号Ｄ□が１−Ｈ」となって、伝送ゲート
（８）がオンする際、大きな切替ノイズが発生するが、
先に並列に接続された伝送ゲー）（ＩＩ）がオンしてお
り、しかも、出力端子（５）に接続された負荷（６）に
比べ、入力信号源（力の方が低インピーダンスなので、
発生した切替ノイズは並列に接続された伝送ゲート（１
１）ヲ介して、入力側に吸収されてしまい、負荷（６）
側には切替ノイズはほとんど現われない。
伝送ゲート（鞄のＮ型及びＰ型トランジスタ００）及び
（９）のゲートには、制御信号りが遅延された信号Ｄ１
及びその反転信号が印加されているので、伝送ゲート
（書）はすぐにはオンしないが、並列接続された伝送ゲ
ートＩのＮ型及びＰ型トランジスタ０３）及び（１２）
のゲートには、ＯＲゲートα力を介して制御信号りが即
座に印加されるため、伝送ゲート（ｌ−Ｄはすぐにオン
する。このオン時には、伝送ゲート（す）のサイズが小
さいため、小さな切替ノイズしか発生しない。そして、
その後、遅延信号Ｄ□が１−Ｈ」となって、伝送ゲート
（８）がオンする際、大きな切替ノイズが発生するが、
先に並列に接続された伝送ゲー）（ＩＩ）がオンしてお
り、しかも、出力端子（５）に接続された負荷（６）に
比べ、入力信号源（力の方が低インピーダンスなので、
発生した切替ノイズは並列に接続された伝送ゲート（１
１）ヲ介して、入力側に吸収されてしまい、負荷（６）
側には切替ノイズはほとんど現われない。
又、制御信号りが「Ｈ」から１Ｌ、Ｊになると、遅延回
路（１５）の遅延時間経過後、先ず、信号Ｄ□が「Ｌ」
となり、伝送ゲート（β）がオフしようとする。
路（１５）の遅延時間経過後、先ず、信号Ｄ□が「Ｌ」
となり、伝送ゲート（β）がオフしようとする。
ところが、この時、遅延信号Ｄ２は未だ「Ｈ」であって
、ＯＲゲート０７）の出力ＧもｒＨＪなので、□′伝送
ゲート（ｖ）はオン状態にある。このため、伝送ゲート
（ツがオフする際、大きな切替ノイズが発生するが、オ
ン時と同様、この切替ノイズは並列に接続された伝送ゲ
ート（す）を介して入力側に吸収されてしまい、負荷（
６）側には現われない。その後、遅延信号Ｄ２が「Ｉ、
」になるため、伝送ゲート（す）もオフになる。このよ
うに、オン時にもオフ時にも切替ノイズは負荷（６）側
にほとんど現われない。
、ＯＲゲート０７）の出力ＧもｒＨＪなので、□′伝送
ゲート（ｖ）はオン状態にある。このため、伝送ゲート
（ツがオフする際、大きな切替ノイズが発生するが、オ
ン時と同様、この切替ノイズは並列に接続された伝送ゲ
ート（す）を介して入力側に吸収されてしまい、負荷（
６）側には現われない。その後、遅延信号Ｄ２が「Ｉ、
」になるため、伝送ゲート（す）もオフになる。このよ
うに、オン時にもオフ時にも切替ノイズは負荷（６）側
にほとんど現われない。
次に、伝送ゲートを構成するｐ 、ｊＪす及びＮ型トラ
ンジスタのゲートを定電流で制御する場合の実施例につ
いて、第３図を参照しながら説明する。
ンジスタのゲートを定電流で制御する場合の実施例につ
いて、第３図を参照しながら説明する。
第３図において、入力信号源（７）からのアナログ信号
を負荷（６）に伝送するための伝送ゲート（印には、第
２図の実施例と同様、この伝送ゲート（β）よりサイズ
の小さい伝送ゲート（Ｌりが、並列に接続されている。
を負荷（６）に伝送するための伝送ゲート（印には、第
２図の実施例と同様、この伝送ゲート（β）よりサイズ
の小さい伝送ゲート（Ｌりが、並列に接続されている。
又、第３図において、（２１（２１＋（２乃０；３）は
定電流源、（２４）（２５）噛）（２−７）は一対のＰ
型及びＮ型トランジスタより（ＩＩ７成され、制御信号
りに応じて伝送ゲート（β）及び（す）全＋１“ｑ成す
るＰ型及びＮ型トランジスタのゲートを定電流源に切替
接続するための切替スイッチ、ｆｆ、７ｔｔｉは遅延回
路、◇刹はＯＲゲート、（３０）及び（３１）はインバ
ータである。尚、以下の説明においては、全ての定電流
は同一とする。
定電流源、（２４）（２５）噛）（２−７）は一対のＰ
型及びＮ型トランジスタより（ＩＩ７成され、制御信号
りに応じて伝送ゲート（β）及び（す）全＋１“ｑ成す
るＰ型及びＮ型トランジスタのゲートを定電流源に切替
接続するための切替スイッチ、ｆｆ、７ｔｔｉは遅延回
路、◇刹はＯＲゲート、（３０）及び（３１）はインバ
ータである。尚、以下の説明においては、全ての定電流
は同一とする。
そこで、制御信号りがｒＬＪからＪ ＨＪになると、切
替スイッチのＮ型トランジスタｃｑ２１（、翌ｑびＰ型
トランジスタＣ３４）＜３５１がオンするので、伝送ゲ
ート（β）のＰ型及びＮ型トランジスタ（９）及びＧＯ
）の各ゲートは、各々、定電流源（２０）及び０１）に
接続され、又、並列に接続された伝送ゲート（す）のＰ
型及びＮ型トランジスタ（１２１及び０階の各ゲートは
、各々、定電流源（２り及び（２３に接続される。この
ため、ゲートと基板との間の容量、即ち、ゲート容量Ｃ
１ｐ及びＣＩＮトＣ２，及０’ Ｃ２Ｎは、各々、充電
が開始される。ところが、伝送ゲート（す）は伝送ゲー
ト勢）よりサイズが小さいため、ゲート容量Ｃ２Ｐ及び
Ｃ２、は、各々Ｃ１Ｐ及びＣＩＮより容量が小さく、従
って、サイズの小さな伝送ゲート（ｊｌｌ）が伝送ゲー
ト億）より先にオンする。このため、第２図の実施例と
同様、オン時の切替ノイズは伝送ゲー１４１）を介して
入力側に吸収されてしまい、負荷（６）側には現われな
い。
替スイッチのＮ型トランジスタｃｑ２１（、翌ｑびＰ型
トランジスタＣ３４）＜３５１がオンするので、伝送ゲ
ート（β）のＰ型及びＮ型トランジスタ（９）及びＧＯ
）の各ゲートは、各々、定電流源（２０）及び０１）に
接続され、又、並列に接続された伝送ゲート（す）のＰ
型及びＮ型トランジスタ（１２１及び０階の各ゲートは
、各々、定電流源（２り及び（２３に接続される。この
ため、ゲートと基板との間の容量、即ち、ゲート容量Ｃ
１ｐ及びＣＩＮトＣ２，及０’ Ｃ２Ｎは、各々、充電
が開始される。ところが、伝送ゲート（す）は伝送ゲー
ト勢）よりサイズが小さいため、ゲート容量Ｃ２Ｐ及び
Ｃ２、は、各々Ｃ１Ｐ及びＣＩＮより容量が小さく、従
って、サイズの小さな伝送ゲート（ｊｌｌ）が伝送ゲー
ト億）より先にオンする。このため、第２図の実施例と
同様、オン時の切替ノイズは伝送ゲー１４１）を介して
入力側に吸収されてしまい、負荷（６）側には現われな
い。
又、制御信号りがｒＨＪからｒＬＪになると、切替スイ
ッチのＰ型及びＮ型トランジスタ０６）及び（３７）ｔ
、Ｊ：、すぐにオンし、伝送ゲート申）のＰ型及びＮ型
トランジスタ（９）及びθ０の各ゲートは、各々、定電
流源（２υ及び（イ）に接続され、ゲート容量ＣＩＦ及
びＣＩＮは蓄えられた電荷は放電され始める。ところが
、制御信号りがｒＨＪからｒＬＪになっても、遅延回路
（２８）の遅延信号Ｄ工は未だｆ−ＨＪであって、ＯＲ
ゲー）（２９）の出力Ｇも「Ｈ」なので、伝送ゲート（
ＩＩ）はオン状態のままである。このため、放電が進み
伝送ゲート（８）がオフする際、大きな切替ノイズが発
生するが、オン時と同様この切替ノイズは、並列に接続
された伝送ゲートの）を介して入力側に吸収されてしま
い、負荷（６）側には現われない。その後、遅延信号Ｄ
□が「Ｌ」になるため、ＯＲゲート（２９）の出力Ｇも
ｒＬＪとなり、伝送ゲート０−Ｄを構成するＰ型及びＮ
型トランジスタ０２）及び（１３）のゲートは、切替ス
イッチのＰ型及びＮ型トランジスタ（泗及び０伽を介し
て、定電流源（２３）及び（２２１に各々接続される。
ッチのＰ型及びＮ型トランジスタ０６）及び（３７）ｔ
、Ｊ：、すぐにオンし、伝送ゲート申）のＰ型及びＮ型
トランジスタ（９）及びθ０の各ゲートは、各々、定電
流源（２υ及び（イ）に接続され、ゲート容量ＣＩＦ及
びＣＩＮは蓄えられた電荷は放電され始める。ところが
、制御信号りがｒＨＪからｒＬＪになっても、遅延回路
（２８）の遅延信号Ｄ工は未だｆ−ＨＪであって、ＯＲ
ゲー）（２９）の出力Ｇも「Ｈ」なので、伝送ゲート（
ＩＩ）はオン状態のままである。このため、放電が進み
伝送ゲート（８）がオフする際、大きな切替ノイズが発
生するが、オン時と同様この切替ノイズは、並列に接続
された伝送ゲートの）を介して入力側に吸収されてしま
い、負荷（６）側には現われない。その後、遅延信号Ｄ
□が「Ｌ」になるため、ＯＲゲート（２９）の出力Ｇも
ｒＬＪとなり、伝送ゲート０−Ｄを構成するＰ型及びＮ
型トランジスタ０２）及び（１３）のゲートは、切替ス
イッチのＰ型及びＮ型トランジスタ（泗及び０伽を介し
て、定電流源（２３）及び（２２１に各々接続される。
そして、ゲート容ｉ％−０２Ｆ及び０２Ｎに蓄えられた
電荷が放電され、伝送ゲート皓）はオフする０ 尚、第３図の実施例では、伝送ゲート（８）及び（す）
を構成するゲートに急峻に変化する矩形状の電圧が加わ
らず、ゲート電圧がなめらかに変化するので、より切替
ノイズの防止に効果がある。又、第３図の実施例におい
て、各定電流源の定電流値は限らずしも同一にする必要
がなく、例えば、伝送ゲート（β）と（す）のサイズ比
が１０＝１であり、定電流源体１）と（２渇の電流比及
びＣＤと（２３）の電流比をサイズ比とほぼ同じように
１０：１にした場合には、図中、Ａ点とＢ点の間に、さ
らに、遅延回路を挿入すればよい。
電荷が放電され、伝送ゲート皓）はオフする０ 尚、第３図の実施例では、伝送ゲート（８）及び（す）
を構成するゲートに急峻に変化する矩形状の電圧が加わ
らず、ゲート電圧がなめらかに変化するので、より切替
ノイズの防止に効果がある。又、第３図の実施例におい
て、各定電流源の定電流値は限らずしも同一にする必要
がなく、例えば、伝送ゲート（β）と（す）のサイズ比
が１０＝１であり、定電流源体１）と（２渇の電流比及
びＣＤと（２３）の電流比をサイズ比とほぼ同じように
１０：１にした場合には、図中、Ａ点とＢ点の間に、さ
らに、遅延回路を挿入すればよい。
（へ）効果
本発明によるアナログスイッチ回路は、上述の如く、非
常に簡単な回路で切替ノイズを大幅に減少させることが
でき、従って、アナログ信号を歪なく伝送することが可
能となる。
常に簡単な回路で切替ノイズを大幅に減少させることが
でき、従って、アナログ信号を歪なく伝送することが可
能となる。
第１図は従来のアナログスイッチ回路を示す回路図、第
２図は本発明によるアナログスイッチ回路の実施例を示
す回路図、第３図は本発明によるアナログスイッチ回路
の他の実施例を示す回路図である。 主な図番の説明 （１）（９）θつ・・・Ｐ型トランジスタ、 （２）（
１（１）（Ｌ３）・・・Ｎ型トランジスタ、（３）（８
）０υ・・・伝送ゲート、 （４）・・・入力端子、
（５）・・・出力端子、 （６）・・・負荷、 （７）
・・・入力信号源、 （１！’１）（Ｉｒ）（２功・・
・遅延回路、θη（２１ト・・ＯＲゲート、（１と９（
ｔ！］）（３（ｌｌ（’ＩＩ）・・・インバータ、 （
イ）（２１）（２卯、３）・・定電δ１こ源、φ）（穴
（２ｊｉ）（２７）・・・切替スイッチ。 １図 り 第２図 第７（図
２図は本発明によるアナログスイッチ回路の実施例を示
す回路図、第３図は本発明によるアナログスイッチ回路
の他の実施例を示す回路図である。 主な図番の説明 （１）（９）θつ・・・Ｐ型トランジスタ、 （２）（
１（１）（Ｌ３）・・・Ｎ型トランジスタ、（３）（８
）０υ・・・伝送ゲート、 （４）・・・入力端子、
（５）・・・出力端子、 （６）・・・負荷、 （７）
・・・入力信号源、 （１！’１）（Ｉｒ）（２功・・
・遅延回路、θη（２１ト・・ＯＲゲート、（１と９（
ｔ！］）（３（ｌｌ（’ＩＩ）・・・インバータ、 （
イ）（２１）（２卯、３）・・定電δ１こ源、φ）（穴
（２ｊｉ）（２７）・・・切替スイッチ。 １図 り 第２図 第７（図
Claims (1)
- １）負荷が接続される出力端子と、前記負荷より低イン
ピーダンスの入力信号源に接続される入力端子と、第１
及び第２の電極が各々共通接続されたＰ型及びＮ型の絶
縁ゲート型電界効果トランジスタより構成され、各々の
共通電極が前記入力端子及び前記出力端子に接続された
ｔＰＪｌの伝送ゲートとを備え、該第１の伝送ゲートを
介してアナログ信号を伝送するアナログスイッチ回路に
おいて、第１及び第２の電極が各々共通接続されたＰ型
及びＮ型の絶縁ゲート型電界効果トランジスタより構成
され、前記第１の伝送ゲートよりサイズの小さい第２の
伝送ゲートを前記第１の伝送ゲートに並列接続し、前記
第２の伝送ゲートをオンさせた状態で前記第１の伝送ゲ
ートのオンオフ切替を行なうようにしたことを特徴とす
るアナログスイッチ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57160028A JPS5949018A (ja) | 1982-09-13 | 1982-09-13 | アナログスイツチ回路 |
| KR1019830004042A KR860001485B1 (ko) | 1982-09-13 | 1983-08-30 | 애널로그스위치회로 |
| US06/531,178 US4611135A (en) | 1982-09-13 | 1983-09-09 | Analog switch circuit and signal attenuator employing an analog switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57160028A JPS5949018A (ja) | 1982-09-13 | 1982-09-13 | アナログスイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5949018A true JPS5949018A (ja) | 1984-03-21 |
| JPH0227851B2 JPH0227851B2 (ja) | 1990-06-20 |
Family
ID=15706392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57160028A Granted JPS5949018A (ja) | 1982-09-13 | 1982-09-13 | アナログスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021150720A (ja) * | 2020-03-17 | 2021-09-27 | ローム株式会社 | アナログスイッチ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146131A (ja) * | 1982-02-25 | 1983-08-31 | Toshiba Corp | Ｍｏｓ ｆｅｔスイッチ回路 |
-
1982
- 1982-09-13 JP JP57160028A patent/JPS5949018A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146131A (ja) * | 1982-02-25 | 1983-08-31 | Toshiba Corp | Ｍｏｓ ｆｅｔスイッチ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021150720A (ja) * | 2020-03-17 | 2021-09-27 | ローム株式会社 | アナログスイッチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0227851B2 (ja) | 1990-06-20 |
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