JPS594725B2 - Shukensukairono Chetsukuuchi - Google Patents

Description

【発明の詳細な説明】 この発明はシーケンス回路のチェック装置に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a checking device for a sequence circuit.

従来のシーケンス制御装置は、結線プログラム２０方式
に代表されていたが、計算機技術の発達にともない、シ
ーケンス制御装置も計算機と同様に記憶装置を設け、こ
の記憶装置に特有の命令体系を使用して、シーケンスプ
ログラムを記憶し、シーケンス制御する方式が開発され
た。Conventional sequence control devices were typified by the 20-wire connection program system, but as computer technology developed, sequence control devices were also equipped with a storage device, similar to computers, and used a command system specific to this storage device. , a method for storing sequence programs and controlling sequences has been developed.

２５しかしながら、シーケンス制御のチェックを行なう
場合、保全作業者が依然としてシーケンス回路図面に記
入された条件とその入出力アドレスをもとにして、入力
群、出力群から必要とする情報を探し出し、それが入力
か出力かを判断しながら３０入力、出力を一つずつ探し
、その状態を表示ランプなどで求め、条件を満している
か否かをシーケンス回路図面の条件と見比べながら調べ
、条件を満足していなくシーケンス中断を発生している
最終の目的とする入力、出力を探している。25 However, when checking sequence control, maintenance workers still search for the necessary information from the input and output groups based on the conditions written in the sequence circuit drawing and their input/output addresses. Search for the 30 inputs and outputs one by one while determining whether they are inputs or outputs, determine their status using display lamps, check whether the conditions are met by comparing them with the conditions on the sequence circuit drawing, and confirm that the conditions are satisfied. You are looking for the final desired input and output without causing a sequence break.

３５このような方法では、入力群、出力群の数が増加す
るのに従い、目的とする入力、出力をシーケンス図面を
参照しながら保全作業者が、歩きまわりながら、表示灯
の状態を探すのに手間がかかり、人為的なミスを生じ易
く、シーケンスのチエツクが能率よく行ない得ない問題
があつた。35 In such a method, as the number of input groups and output groups increases, maintenance workers can search for the status of indicator lights while walking around while referring to sequence drawings to identify the desired inputs and outputs. There were problems in that it was time-consuming, prone to human error, and that checking sequences could not be performed efficiently.

この発明はこの点を改良し、１個所において目的とする
入力、出力を自動的にチエツクし、その結果を自動的に
出力するようにしたシーケンス回路のチエツク装置を提
供しようとするものである。The present invention aims to improve this point and provide a sequence circuit checking device that automatically checks the desired input and output at one location and automatically outputs the results.

以下、この発明の一実施例を図について説明すると、ま
ず第１図において１は被制御体であつて、具体的には工
作機の動作を発生する油圧バルブ、モーター、そして動
作状態を表示するランプ、動作を指令する各種スイツチ
等で代表されるものである。２は汎用論理制御装置（シ
ーケンス制御装置）であつて、第７図に示す様にこの装
置は前述の被制御体１の各種スイツチなどに代表される
信号を取り入れる入力部２Ａ１各作動機器に電力または
信号を出力する出力部２Ｂ１入力、出力部の状態を取り
入れて条件を判断し、出力を制御する論理部２Ｄ１およ
びシーケンスの順序を記憶する記憶部２Ｃとから構成さ
れている。Hereinafter, one embodiment of the present invention will be explained with reference to the drawings. First, in Fig. 1, 1 is a controlled object, specifically a hydraulic valve that generates the operation of the machine tool, a motor, and displays the operating state. Typical examples include lamps and various switches that command operations. Reference numeral 2 denotes a general-purpose logic control device (sequence control device), and as shown in FIG. Alternatively, it is comprised of an output section 2B1 input that outputs a signal, a logic section 2D1 that takes in the state of the output section, determines the condition, and controls the output, and a storage section 2C that stores the sequence order.

そして以上の構成のほか、この発明を実現化するための
データーを交換するために、インターフエイスレジスタ
、インプツトレジスタ、およびアウトプツトレジスタで
構成されるデーター通信部２Ｅが設けられている。この
データー通信部はデーター伝送装置３と結合されている
。In addition to the above configuration, a data communication section 2E consisting of an interface register, an input register, and an output register is provided in order to exchange data for realizing the present invention. This data communication section is coupled to a data transmission device 3.

この伝送装置３は双方向のデーター伝送が可能なもので
あり、簡単な場合には単にケーブルのみに又特にドライ
バーのみで実現化できる。その他端には解析装置（計算
機）４の入力、出力部が結合されている。第２図は解析
装置４の構成を更に詳しく示したものである。This transmission device 3 is capable of bidirectional data transmission, and in a simple case, it can be realized simply by using only a cable, or in particular, only a driver. The input and output sections of an analysis device (computer) 4 are coupled to the other end. FIG. 2 shows the configuration of the analysis device 4 in more detail.

この図においては、装置の構成（ハードウエア）を可及
的に簡単にするために、時経列的処理を行なうことが示
されている。このことから明らかなように、この装置の
原理は現在のデイジタル計算機の技術を利用したもので
ある。制御装置７はそれ自身が小型計算機になる。また
その制御装置７に含まれる記憶装置の適当な部分を見掛
上、第２図に示すように、説明上、レジスタＩＮＰ８か
らＳ（ｎ）９まで強調してある。この場合において解析
装置４と入出力装置５，６、シーケンス制御装置２とは
、マツチングが適切になるように送信回路１０，１１と
受信回路１２，１３が付加されている（第２図参照）。
解析装置４の入力、出力は入出力装置５，６により行う
。This figure shows that time-sequential processing is performed in order to simplify the configuration (hardware) of the device as much as possible. As is clear from this, the principle of this device is based on current digital computer technology. The control device 7 itself becomes a small computer. Further, appropriate portions of the storage device included in the control device 7 are highlighted from registers INP8 to S(n)9 for the sake of explanation, as shown in FIG. In this case, transmitting circuits 10, 11 and receiving circuits 12, 13 are added to the analysis device 4, input/output devices 5, 6, and sequence control device 2 to ensure proper matching (see Fig. 2). .
Input and output of the analysis device 4 are performed by input/output devices 5 and 6.

この入出力装置では各種の入力、出力は、コード化され
解析装置と情報交換される。更に具体的に説明すると簡
単なテレタイプライタ、ＣＲＴｌキーボードの類である
。ここではテレタイプライタを例にして説明する。次に
作用について説明する。In this input/output device, various inputs and outputs are encoded and information is exchanged with the analysis device. More specifically, it is a simple teletypewriter or CRTl keyboard. Here, we will explain using a teletypewriter as an example. Next, the effect will be explained.

本来のシーケンス制御は、汎用論理制御装置２によつて
行なわれる。この汎用論理制御装置２には、第３図のよ
うなリレー回路図シンボルで図示されたシーケンス情報
が、実施例として第２表に示すこの汎用論理制御装置２
特有の命令体系を利用して、第１表のようにプログラム
され、メモリアドレスが１００のときに対応する命令Ｔ
ＮＡ＃５からメモリアドレス１２１の命令ＳＯＦ＃４］
までが表の順序で出力されることになる。このプログラ
ムされた内容が、第７図の汎用論理制御回路２のプログ
ラム記憶部２Ｃに入出力装置５，６により記憶されて、
被制御体を制御する。いまトラブルが発生してこのシー
ケンスの任意の入力、出力の状態を知る必要が生ずると
、従来にあつては第３図のようなシーケンス回路図をも
とにして、汎用論理制御回路の入力、出力部に設けられ
た表示灯をたよりにして探査していたが、この発明にあ
つては、準電子計算機の技術を取り入れたシーケンス制
御装置の汎用論理制御装置に対して、記憶されたシーケ
ンスプログラムの形式によるフオーマツトを利用して自
動的で能率のよいシーケンスチエツクを行なうようにし
たものである。The original sequence control is performed by the general-purpose logic control device 2. In this general-purpose logic control device 2, sequence information shown in relay circuit diagram symbols as shown in FIG.
It is programmed as shown in Table 1 using a unique instruction system, and when the memory address is 100, the corresponding instruction T
Instruction SOF#4 from NA#5 to memory address 121]
will be output in the order shown in the table. The programmed contents are stored by the input/output devices 5 and 6 in the program storage section 2C of the general-purpose logic control circuit 2 shown in FIG.
Control the controlled object. When a problem occurs and it becomes necessary to know the status of any input or output of this sequence, conventionally, based on the sequence circuit diagram shown in Figure 3, the input and output of the general-purpose logic control circuit are determined. The search was conducted by relying on an indicator light provided at the output section, but in the case of this invention, a stored sequence program is This format is used to perform an automatic and efficient sequence check.

以下、処理の流れを第４図、ないし第６図について説明
する。The flow of processing will be explained below with reference to FIGS. 4 to 6.

いま第３図の出力３（Ａ前進）の状態を知る場合を例に
すると、この出力アドレスデーター「３］が第１図の入
力装置５からキースイッチでＭＯ＃３、η（Ｊは入力完
了を意味するキースイッチ）入力されると、このＯの信
号が第２図の受信回路１３を介して制御装置７が知る２
。これにより制御装置７はデーター「３」を受信回路１
３を介してレジスタ８に取り入れる３。次に以下の処理
に必要とされるフラツグＦＬＧｌないしＦＬＧ３をりセ
ツトし、さらにデーターレジスタＳＴＡＲＴ−ｙをりセ
ツトする４，５。これは制御装置７がＢＵＳＬＩＮＥに
φを、レジスタＳＴＡＲＴ〜ｙに対応するアドレスライ
ンにメモリー制御信号を出すことにより実行される。次
に、先ずシーケンス制御装置２の記憶装置のアドレスを
送信回路１０を介して第７図のインプツトレジスタにレ
ジスタＸの値をセツトし、インターフエイスレジスタに
命令ＭＥＭ（第２表？Ｑをセツトすると、アウトプツト
レジスタにレジスタＸの値が示す記憶装置２Ｃ（第７図
参照）の内容Ｍ（Ｘ）が出力される。For example, if we want to know the status of output 3 (A forward) in Fig. 3, this output address data "3" is input from the input device 5 in Fig. 1 with the key switch to MO#3, η (J is input complete). When the key switch (meaning key switch) is input, this O signal is sent to the control device 7 via the receiving circuit 13 in FIG.
. As a result, the control device 7 sends data "3" to the receiving circuit 1.
3 into register 8 via 3. Next, flags FLG1 to FLG3 required for the following processing are reset, and data register START-y is also reset in steps 4 and 5. This is executed by the control device 7 issuing φ to BUSLINE and a memory control signal to the address line corresponding to register START~y. Next, first, the address of the memory device of the sequence control device 2 is set to the value of register X in the input register shown in FIG. Then, the contents M(X) of the storage device 2C (see FIG. 7) indicated by the value of the register X are output to the output register.

それを受信回路１２を介して受取り、これをレジスタＡ
に記憶する。このＭ（ｘ）が第２表に示す機能のどんな
命令を示しているか知るために、その命令コード部をも
とめ、ＣＯＤＥＡｌこれが出力命令（ＳＯＮ，ＳＯＦ）
に属するかどうか判断し、これが出力命令のときには７
、出力命令が検出されたことを記憶（ＦＬＧＩセツト）
し８この出力命令のアドレスデーター（つまり汎用論理
制御装置２の入、出力群のいずれか一つを示す）が入力
装置から入力されたアドレスデーター（この例では「３
」）と一致するか否か判断する。It is received through the receiving circuit 12 and stored in register A.
to be memorized. In order to know what instruction of the function shown in Table 2, this M(x) indicates, find its instruction code part, and CODEAL is the output instruction (SON, SOF).
, and if this is an output instruction, it is 7.
, remembers that an output command has been detected (FLGI set)
8 The address data of this output command (in other words, it indicates either the input or output group of the general-purpose logic control unit 2) is the address data input from the input device (in this example, "3").
”).

ここで一致するとされたとき９は、記憶部２Ｃのプログ
ラムで出力命令として使用されていたことを記憶する［
相］。When a match is found here, 9 stores that it was used as an output command in the program in the storage unit 2C [
phase].

（本例では第１表のプログラム内容よりｘ−１０６でＳ
ＯＮ＃３が出現する）。以下、このプログラムはＳＯＦ
＃３で完了するので、これを検出する必要があり、プロ
グラム上で次の出力（この例では出力アドレス４）に対
するシーケンス条件の開始（この例ではアドレス１１１
のＴＮＡ＃２）を見い出すために、レジスタＸの内容を
インクレメントし、次の内容を求める５。６の時点で、
出力命令に属さないと◎、人力命ノ今（この例ではＴＮ
Ａ，ＴＦＡ）に属するか判断する。(In this example, based on the program contents in Table 1,
ON#3 appears). Below, this program is SOF
Since it completes at #3, it is necessary to detect this, and the program starts the sequence condition for the next output (output address 4 in this example) (address 111 in this example).
To find TNA#2), increment the contents of register
If it does not belong to the output command,
A, TFA).

この結果入力命令に属すると、そのデーター部が、入力
装置からの入力データー（この例では「３」）と一致す
るか否か判断し、一致した場合◎にはこの入出力アドレ
スがプログラム上で入力として使用されていたことを記
憶する９。次にこの入力命令がプログラム上次の出力命
令（この例では出力アドレス４）の第１番目の命令（こ
の例ではメモリアドレス１１１のＴＮＡ＃２）であるか
否か判断する。もしこれが次の第１番目の入力命令でな
ければ（つまりフラツグＦＬＧｌが０ＦＦ）、次のシー
ケンスプログラムの命◆を取り出しに行く０。しかし次
の出力命＋（この例ではＡ後退）のシーケンス条件の第
１番目（この例ではＴＮＡ＃２）であれば＠、この出力
命令のシーケンス条件の範囲をレジスタＳＴＡＲＴ（５
−ＥＮＤに記憶する＠〜◎。（この例ではＳＴＡＲＴに
は１００、ＥＮＤには１１０というメモリアドレス値が
保持される）このときＦＬＧ２が０Ｎであれば、入力装
置からの入力された入出力アドレスデーターは出力に使
用されていたことを意味し、次の処理のためにａに行く
。＠において、入力命令に属さないときは、第２表より
、ＳＫＰ，ＪＭＰ，ＪＭＮ，ＪＭＹである。If this result belongs to an input instruction, it is determined whether the data part matches the input data from the input device (in this example, "3"), and if it matches, this input/output address is specified on the program. 9. Remember that it was used as an input. Next, it is determined whether this input instruction is the first instruction (TNA#2 at memory address 111 in this example) of the next output instruction (output address 4 in this example) in the program. If this is not the next first input command (that is, flag FLGl is 0FF), 0 goes to fetch the command ◆ of the next sequence program. However, if it is the first sequence condition (TNA#2 in this example) for the next output command + (A backward in this example), then the range of the sequence condition for this output command is set to register START (5
-Remember at END @~◎. (In this example, START holds a memory address value of 100 and END holds a memory address value of 110.) If FLG2 is 0N at this time, it means that the input/output address data input from the input device is being used for output. means go to a for next processing. In @, when it does not belong to the input command, it is SKP, JMP, JMN, and JMY from Table 2.

シーケンスプログラムの最後のシーケンスプログラムを
エンドレス化するためにプログラムされるループ用命＋
（ＪＭＰ）を求めて［相］に行く（このときループ命令
用としてＪＭＰ命令が使用されているときには、その命
令の存在するメモリアドレス値よりも、そのＪＭＰ命令
の行先を指示するメモリアドレス値は小さい）。これが
ＪＭＰ命令のときには、＠に行き、ループ命令か否か判
断され、ループ命令のときには０ｂに行く。これで、シ
ーケンスプログラムの最終メモリアドレスが検知された
ことになる。この例においては、少なくとも（ｘ）≦１
０３でフラツグＦＬＧ３がセツトされ、（ｘ）−１０−
６でＦＬＧｌ，２がセツトされる。Loop instructions programmed to make the last sequence program endless
Find (JMP) and go to [phase] (At this time, when a JMP instruction is used for a loop instruction, the memory address value that indicates the destination of that JMP instruction is more important than the memory address value where that instruction exists. small). If this is a JMP instruction, it goes to @, and it is determined whether it is a loop instruction. If it is a loop instruction, it goes to 0b. This means that the final memory address of the sequence program has been detected. In this example, at least (x)≦1
Flag FLG3 is set at 03, and (x)-10-
At 6, FLG1,2 is set.

（ｘ）＝１１１でＦＬＧｌがりセツトされ、（ＳＴＡＲ
Ｔ）＝１００，ＥＮＤ１１００これで出力３に関するプ
ログラムの範囲が決定された。そしてａからは（ＳＴＡ
ＲＴ）〜（ＥＮＤ）までのシーケンスプログラムについ
てそのシーケンス条件が満足か不満足か実行される［相
］ｏそのために、ＸＩＣ．ＳＴＡＲＴの値（この例では
１００）がセツトされる９。When (x)=111, FLG1 is set and (STAR
T)=100, END1100 The range of the program regarding output 3 has now been determined. And from a (STA
The sequence program from (RT) to (END) is executed to determine whether the sequence conditions are satisfied or not. The value of START (100 in this example) is set9.

続いて入出力の状態と条件をプログラム中に出現する入
出力テスト命＋（ＴＮＡ・・・・・・ＴＦＡ）とその入
出力アドレスから判断して、その結果を記憶するために
、ＳＴＡＢＬＥレジスタ（Ｓ（ｙ））のポインターｙを
Ｙ。にセツトする＠。Ｘの指示する情報が前述と同様に
汎用論理制御装置２から取り出されて＠これが入力、出
力命令に属する場合のみ以下の処理が行なわれる。入力
、出力命令のときには［相］、その命令が指示している
入出力アドレス部分が取り出され、そのアドレスデータ
ーが入出力センス命令ＤＩＯ（７）ｘ部へセツトされ、
第７図の２Ｅのインターフエイスレジスタヘセツトされ
る。この結果、汎用制御論理制御装置２は、そのＤＩＯ
ｘ命令をサイクルスチール命令として処理し、２Ｅのア
ウトプツトレジスタに入出力アドレスｘの状態（０Ｎ，
０ＦＦ）をセツトする。これが解析装置４のレジスタＢ
に保持される［相］。このＢの状態が命＋ＴＮＡの時は
０Ｎ，ＴＦＡの時は０ＦＦになつていれば、状態テーブ
ルに表示記号Ｘに相当するコードが、それ以外の時には
、表示がスペースに相当するコードがセツトされる＠，
＠。例として出力３に対する条件のうち、入出力アドレ
ス５，１，３，４の状態がそれぞれ０ＦＦ，０ＦＦ，０
Ｎ，０ＦＦつまり出力３が自己保持されているとする。Next, determine the input/output status and conditions from the input/output test commands + (TNA...TFA) that appear in the program and their input/output addresses, and use the STABLE register ( S(y)) pointer y to Y. Set to @. The information indicated by X is retrieved from the general purpose logic control device 2 in the same way as described above, and the following processing is performed only when this belongs to an input or output command. In the case of an input or output command, [phase], the input/output address part specified by the command is taken out, the address data is set in the input/output sense command DIO (7) x part,
It is set to the interface register 2E in FIG. As a result, the general purpose control logic controller 2
x instruction is processed as a cycle steal instruction, and the state of input/output address x (0N,
0FF). This is register B of analyzer 4
[phase] maintained in If the state of B is 0N when it is life + TNA, and 0FF when it is TFA, a code corresponding to the display symbol X is set in the state table, and in other cases, a code corresponding to the display is set to space. @,
@. For example, among the conditions for output 3, the states of input/output addresses 5, 1, 3, and 4 are 0FF, 0FF, and 0, respectively.
Assume that N,0FF, that is, output 3, is self-held.

メモリアドレス１０００ＴＮＡ＃５のアドレス部５がＤ
Ｉθ５として汎用論理制御装置へ出力されると、アドレ
ス５の状態がレジスタＢに入力されるが、本例ではこの
アドレス５の状態は０ＦＦでテスト命＋ＴＮＡは０Ｎの
状態を意味しているので、不満足になりＳＴＡＢＬＥ（
ＹＯ）の内容はスペースコードにセツトされる。以下、
同様にしてメモリアドレス１０３のＴＮＡ＃３まで行な
われるが、この時、アドレス３は０Ｎにしているから、
ＳＴＡＢＬＥ（ＹＯ＋３）には条件が満足されているの
で、Ｘコードがセツトされる。Address part 5 of memory address 1000TNA#5 is D
When output as Iθ5 to the general purpose logic control device, the state of address 5 is input to register B, but in this example, the state of address 5 is 0FF and test command + TNA means 0N state, so becomes unsatisfied and becomes STABLE (
The contents of YO) are set to the space code. below,
The process is performed in the same way up to TNA #3 at memory address 103, but at this time address 3 is set to 0N, so
Since the condition is satisfied for STABLE (YO+3), the X code is set.

以上のようにして（ＥＮＤ）が指示するメモリアドレス
、つまりＸ＝１１０まで実行されると９に行き、その結
果を出力装置６に出力するために次の処理を行なう。ま
ず汎用論理制御装置のシーケンスの条件が記憶されてい
るレジスタＸの内容をコード変換して、可視情報に直し
、メモリアドレスとして出力され９、ついでその内容を
出力するためにその命令コードに相当する表示内容（第
２表の表記命＋）とアドレス値を出力する［相］、４、
入出力命令のときには［相］、ＳＴＡＢＬＥの内容ｘま
たはスペースを出力９する。As described above, when the process is executed up to the memory address indicated by (END), that is, X=110, the process goes to 9, and the following process is performed to output the result to the output device 6. First, the contents of register [Phase] to output display contents (notation order + in Table 2) and address value, 4,
When it is an input/output command, [phase] outputs the contents x of STABLE or a space 9.

これをレジスタＥＮＤが指示する（この例ではＥＮＤ−
１１０）まで実行し、完了する。実施例での出力例を第
３表に示す。ｂに分岐したときには、ＦＬＧ３が０Ｎに
なつていると９、シーケンス制御装置で、入力した入出
力アドレス（この例では「３」）が入力命令のアドレス
としてプログラム中で使用されていたことを意味する（
本例としてアドレス１，２，５が相当する。This is indicated by the register END (in this example, END-
110) and completes. Table 3 shows an example of output in the embodiment. When branching to b, if FLG3 is 0N, 9 means that the input/output address ("3" in this example) that was input in the sequence control device was used in the program as the address of the input instruction. do(
In this example, addresses 1, 2, and 5 correspond.

）このために実際の状態を求め●、状態が０Ｎの時には
＋、０ＦＦの時には一を出力する。その内容を実施例で
はアドレス「５」の場合を例として第３表のように出力
する。またＦＬＧ３が０ＦＦであれば［相］入力された
入出力アドレスがプログラム中で使用されていないこと
を意味し、実施例ではＮＯＵＳＥＤが出力される。以上
の説明を要約すると、汎用論理制御装置の記憶部に記憶
されているシーケンスプログラムから、０Ｎ，０ＦＦの
状態をチエツクしたい入出力アドレスに関する情報を取
り出す場合に、そのアドレスが出力、入力、使用されて
いない、の３つの分類を行い、出力として使われている
場合には、その出力の条件を定めているプログラムを取
り出し、その条件が満足、不満足かをその条件に含まれ
るシーケンス命令の機能とその入出力アドレスより求め
、その結果をその出力のプログラムに加えて出力する。) For this purpose, find the actual state and output + when the state is 0N and 1 when the state is 0FF. In this embodiment, the contents are outputted as shown in Table 3, taking the case of address "5" as an example. Further, if FLG3 is 0FF, it means that the input/output address inputted [phase] is not used in the program, and NOUSED is output in the embodiment. To summarize the above explanation, when information about an input/output address whose status of 0N, 0FF is to be checked is retrieved from a sequence program stored in the storage unit of a general-purpose logic controller, the address is not output, input, or used. If it is used as an output, extract the program that defines the output condition and check whether the condition is satisfied or unsatisfied based on the function of the sequence instruction included in the condition. Find it from the input/output address and add the result to the output program and output it.

又入力として使われている時には、その入力アドレスの
状態（０Ｎ，０ＦＦ）をもとめその結果を出力する。ま
たプログラム中に使用されていない場合には、その旨を
知らせる。出力、入力、使用されていないと分類するの
に、このチエツク装置ではシーケンスプログラムに出現
する出力命＋（この例ではＳＯＮ，ＳＯＦ）に着目して
いる。この例では第２表に示す様に出力のプログラムは
゛ＳＯＮ＃Ｘ ＳＫＰ ＳＯＦ＃Ｘ となるが、これが集約された命令つまりＹＯＮ＃ｘにし
ても同様な処理で行える。When used as an input, the state (0N, 0FF) of the input address is determined and the result is output. Also, if it is not used in the program, it will notify you accordingly. To classify output, input, and unused, this check device focuses on output commands (SON, SOF in this example) that appear in the sequence program. In this example, the output program is as shown in Table 2.
SON#X SKP SOF#X, but even if this is a consolidated command, that is, YON#x, the same processing can be performed.

またシーケンスプログラムはもともとシーケンス回路図
（この例では第３図）をこの実例では第２表に示す命令
を利用して汎用論理制御装置の記憶部へ入力するために
、その出力装置に合わせて変換したものである。In addition, the sequence program originally converted the sequence circuit diagram (Figure 3 in this example) to match the output device in order to input it into the storage unit of the general-purpose logic control device using the instructions shown in Table 2 in this example. This is what I did.

本例では命令語タイプの入出力装置を利用したが、例え
ば第８図のようにしてシーケンス図に類似した様なプロ
グラムの入力、出力が可能な入出力装置を利用した場合
には、第８図のように、プログラム入力情報に条件の満
足、不満足情報が付加される。また汎用の入出力装置例
えばテレタイプライタ、ＣＲＴ又はこれに表示、入力形
式が類似している場合には、その入出力の表示は情報コ
ードがＪＩＳｃ６２２Ｏに従つて行われるが、専用の入
出力装置を利用する場合は、情報コードが全部又は一部
が回路で構成され、実現化できる。In this example, a command type input/output device is used, but if an input/output device capable of inputting and outputting a program similar to a sequence diagram is used, for example, as shown in FIG. As shown in the figure, information on satisfaction or dissatisfaction of conditions is added to the program input information. In addition, in the case of a general-purpose input/output device such as a teletypewriter, CRT, or similar display/input format, the information code is displayed in accordance with JISc622O, but a dedicated input/output device When using the information code, all or part of the information code can be constructed and realized by circuits.

この発明は上述した構成に係るものであるから、１個所
において目的とする入力、出力が探索できる効果がある
。Since this invention relates to the above-described configuration, it has the advantage of being able to search for desired inputs and outputs at one location.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明に係るシーケンス回路のチエツク装置
のプロツク図、第２図は解析装置の機能プロツクを示す
系統図、第３図はシーケンス回路の一例を示す結線図、
第４図ないし第６図は処理の流れを示す系統図、第７図
は汎用論理制御装置の構成図、第８図は出力例を図示的
に行なう場合の例を示す図である。 １・・・・・・被制御体、２・・・・・・汎用論理制御
装置、３・・・・・・データー伝送装置、４・・・・・
・解析装置、７・・・・・・制御装置、１０，１１・・
・・・・送信回路、１２，１３・・・・・・受信装置。FIG. 1 is a block diagram of a sequence circuit checking device according to the present invention, FIG. 2 is a system diagram showing a functional block of an analysis device, and FIG. 3 is a wiring diagram showing an example of a sequence circuit.
4 to 6 are system diagrams showing the flow of processing, FIG. 7 is a block diagram of a general-purpose logic control device, and FIG. 8 is a diagram showing an example of output examples. 1... Controlled object, 2... General purpose logic control device, 3... Data transmission device, 4...
・Analysis device, 7... Control device, 10, 11...
. . . Transmitting circuit, 12, 13 . . . Receiving device.

Claims (1)

【特許請求の範囲】[Claims] １ シーケンスプログラムを記憶し、そのプログラムに
従がいシーケンス制御を行ない外部からの指示によりシ
ーケンスプログラムの内容を出力する機能と入出力の状
態を出力する機能とをもつ汎用論理制御装置と、該制御
装置と解析装置との間でデーター交換をするデーター伝
送装置と、チェックを目的とする入力または出力のアド
レスデーターを解析装置に入力する入力装置と、解析装
置の結果を出力する出力装置と、前記入力装置の入力デ
ーターを取り入れ、それを保持するためにレジスタで構
成される第１の手段と、そのデーターが前記シーケンス
プログラム中で実際に使用されているか否か判断するた
め、入出力のアドレスをもつ命令のアドレス部と比較判
定し、その結果「出力」、「入力」、「使用されず」に
分類記憶する第２の手段と、該第２の手段の判断が入力
に属する場合には、そのデーターが示す状態を前記制御
装置を介して求めるために入力状態センス命令にそのデ
ーターを追加し、その結果を記憶するレジスタからなる
第３の手段と、前記判断が出力に属する場合には、その
出力に対するシーケンス条件を抽出するために、その出
力に関するプログラムの開始と終了を示すメモリアドレ
スをそれぞれ記憶するレジスタからなる第４の手段と、
その条件中に含まれる入力、出力の状態をその入出力ア
ドレスを入出力状態センス命令のアドレスにセットし前
記制御装置を介して取り入れその状態が条件を満してい
るか否かを判断するため命令の機能と入出力の状態を比
較し、その結果を保持する第５の手段と、出力に属する
場合には、シーケンスプログラムを入力したプログラム
形式と同じ形式に、条件の満足、不満足を示す情報を、
入力に属する場合には入力を示す情報とその入出力アド
レスとその制御状態の情報を前記第１ないし第５の手段
により処理された結果より付加して前記出力装置に出力
する第６の手段とから構成される解析装置とをもつて成
るシーケンス回路のチェック装置。1. A general-purpose logic control device that stores a sequence program, performs sequence control according to the program, and has a function of outputting the contents of the sequence program according to an external instruction and a function of outputting input/output status, and the control device an input device that inputs input or output address data for the purpose of checking into the analysis device; an output device that outputs the results of the analysis device; a first means consisting of a register for taking input data of the device and holding it; and a first means having input/output addresses for determining whether the data is actually used in the sequence program; a second means for comparing and determining the address part of the instruction and classifying and storing the result as "output", "input", and "unused"; and if the determination by the second means belongs to the input, third means comprising a register for adding the data to an input state sense instruction and storing the result in order to determine the state indicated by the data via the control device; fourth means consisting of registers each storing memory addresses indicating the start and end of a program related to the output in order to extract sequence conditions for the output;
A command to set the input/output address of the input/output state included in the condition to the address of the input/output state sense command and import it via the control device to determine whether the state satisfies the condition. a fifth means for comparing the functions and input/output states of the input/output and storing the results; ,
a sixth means for adding information indicating the input, its input/output address, and information on its control state from the results processed by the first to fifth means, if the input belongs to the input, and outputting the added information to the output device; A sequence circuit checking device comprising an analysis device consisting of: