JPS5945715A - デイジタルアナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔発明の利用分野〕 本発明は、数値制御形工作機ト１９．などに使用１−ろ
ためのディジクルアナログ変換器に門する。 〔従来技術〕 数値制御形工作機械などの数値制御装面においては、指
令信号とフィードバック信号の差に応じて制御が遂行さ
れるが、このとき、制御の応答性の改善や、被制御機器
に対する制御のマツチングを図るため、指令信号及びフ
ィードバック信号（以下、このフィードバック信号をＦ
Ｄ倍信号いう）に所定の重み付しナを行なうようにし、
かつ、この重み付は没を任意に選択し得るように構成す
るのが一般的である。 第１図にこ゛のような重み伺はケ行なったディジタル信
号からアナログ信号を得ろようにしたディジタルアナロ
グ変換器（以下、ＤＡ変換器という）の従来例を示す。 図におい℃、１は指令パルス方向重み付は制御部、２は
ＦＢパルス方向重み利は制御部、３は誤差レジスタ、４
はラッチ回路、５は同期制御部、６はＤＡＡ変換器ある
。 指令パルス方向１−ｌＡイー」レテ制御部１とＦＢパル
ス方向重み付は制御部２（′よ正と負の指令パルスＣＯ
ＭＰ、ＣＯＭＮと、同じくＦＢパルスＦＢＰ、ＦＢＮと
によりそれぞれ方向の判別を行ない、あらかじめ設定さ
れている重み付は蕾によって、盾み付誤差レジスタ３は
指令パルス方向重み付は制御部ｌとＦＢパルス方向重み
付は制御部２の出方により指令値とＦＢ値との偏差を演
算する働きをする。 ラッチ回路４は同期制御部５Ｆよって制御され、誤差レ
ジスタ３の出方を所定の期間保持［２、誤差レジスタ３
が次のデータの演算２終了するまでその前のデータ？保
持する働きをする。 ＤＡ変換ｆＬｉｒＳ６はラッチｔｏｊ路４にラッチされ
たディジタルデータに応じたアナログ信号ＡＶ２出カす
る働きをする。 従って、同期制御部５によって誤差レジスタ３の出力が
ラッチ回路４でラッチされるごとに更新されるアナログ
信号ＡＶがＤＡＡ変換器の出力に得られ、数値制御形工
作機械などにおけるＤＡ変換器としての動作がこの第１
図に示した従来例により得られることになる。 しかしながら、このような従来ＯＤ　Ａ変換器によると
、重み付は分によって演算時間が変化し、重み付は量が
多（なるとそれに応じ℃誤差レジスフ３の演算時間が永
くなり、アナログ信号が大きくステップ状に変化するよ
うになって、工作機械などの位置制御を細かく行なうの
が困誰になってしまうという欠点があった。 例えば、誤差レジスタ３がカウンタで構成され、かつ、
それの１パルスのカウントアツプがＣＯＭＰ、ＣＯＭＮ
文はＦＢＰ、ＦＢＮの＋１人力に対応するものとなって
いた場合について考えてみろ。 そうすると、この場合ｉｃ　ｋｉ−１単純にいって誤差
レジスタ３に必要な演算時間は重み付は揃に比例して永
くなる。即ち、いま、指令パルス方向重み付は制御部１
の入力ＣＯＭＰ、ＣＯＭＮが＋１を表わし、ＦＢパルス
方向重み付は制御部２の入力ＦＩ３Ｐ、ＦＢＮが０を表
わす状態になっていたときに必要な誤差レジスタ３の演
η７時間ｆ；／井本単位時間Ｔ□とすれば、重み付けＶ
ＩＯ（−ト１の入力を」−１０の入力として取り込むこ
と）にすれば誤差レジスタ３に必要な演算時間は基本単
位時間Ｔｓ　’）　１０倍になる。 一方、この誤差レジスタ３が演算終了するまではその出
力が不特定の値となっているから、この誤差レジスタ３
が演算終了するごとにラッチ回路４で演算結果？ラッチ
し、てＤＡＡ変換器に供給するようにしなければならな
い。 この結果、例えば重み付は夕」二記のように１０とした
場合には、１）Ａ変換部６の出力ＡＶは第２図に示１−
ように基本単位時間Ｔ１０１０倍の時間Ｔ１０ごとに更
新されるものと１工って１．まりのである。 従って、この第１図に示１−従来例では、重み付けの大
きさによってアナログ信号の更新間隔が変化し、重み利
けｑを大きくすると制御遅れの増加と共しで制御、ｈ）
が大きくスデップ状＆ｒ変化するようになり、細かな制
御が困ｖ・（ｔ、に１につて工作ｒ％械などにおけろ位
値決め精度ケ高（保つことができ１．（＜１、ｃってし
まうのである。 〔発明の目的〕 本発明の目的は、上記（−だ従来技術の欠点ケ除き、入
力に対する重み付けを任意に行なうことができ、しかも
、重み伺は量ケ多（してもアナログ信号が大きくステッ
プ状に変化することがなく、その結果、数値制御形工作
機械などに適用１−て充分に高い位置決め精度と応答性
が得らＪｌろように１またＤＡ変換器を供給するにある
。 〔発明の概要〕 この目的ｆ７′達成するため、本発明け、重み付は演算
が開始後、それが終了するまでの間も単位重み伺けごと
のデイジタルデータが順次ＤＡ変換されて出力されろよ
うＶｌ　ｌ−た点ｆＸ−特徴とする。 〔発明の実施例〕 以下、本発明ｒ　Ｊ：ろディジタルアナログ変換器の実
施例を図面について説明する。 第３図は本発明の一実施例を示すブロック図で、図ｒお
いて、１０は指令パルス制御部、１１はＦＢ　パルス制
御部、１２はアップカウンタ、１３はダウンカウンタ、
１４け全加算器、１５はＤＡ変換部である、 指令パルス制御部１０は指令パルスＣＯＭＰ。 ＣＯＭＮ’＆入力と［２、予め任意に選定されている重
み付は倍率Ｎ［従って動作し、正方向指令パルスＣＯ’
Ｍ　Ｐも負方向の指令パルスＣＯＭ　Ｎも供給されてい
ないときには所定の期間ｍごとＶｌ１個のパルスケ発生
し、正方向の指令パルスｃ　ｏ　ｐ、＋　ｉ’が供給さ
れたどきＫはそれＫ　続（Ｎ　Ｘ　ｍの期間中だけｍ期
間ごとに２個のパルスケ発生

【２、そ］７て負方向の指
令パルスＣＯＭＮが供給されたときにはそれに続く期間
Ｎ　ｘ　ｍの間だけ出力パルスの発生を停止させろ働き
をする。 ＦＢパルス制御部１】はＦ　１３パルスＩいＢＰ、１ｒ
ＢＮ＆入力とする点夕除いて指令パルス制御部１０と同
じ態様で動作し、正方向ＦＢパルスＦＤＰも負方向ＦＢ
パルスＦ１３Ｎも供給さ）１でい１．ｃいときは所定の
期間ｍごとに１個のパルスケ発生し、正方向のＦ　Ｂパ
ルスＦ　Ｂ　Ｐが供給されたときＫはそれに続（Ｎ　ｘ
　ｍの期間中だけｍ期間ごとに２個ノハルスケ発生し、
そ（、て負方向Ｆ　ＢパルスＦ　ｒ３Ｎが供給されたと
きｒ　ｔｉｔそれＩＦ　絖（Ｎ　Ｘ　ｍの期間中だけパ
ルスの発生ケ停止するように動作する。 なお、これらのパルス（入力信号）ＣＯＭＰ。 ＣＯＭＮ、ＦＢＩ）、ＦＢＮはそれぞれ最小変化周期Ｔ
Ｖ有し、ゼロから正、或いはゼロから負への変化は期間
Ｔの間には生じないようにしてあり、さらに期間ｍとの
間には、Ｔ　）　Ｎ　Ｘ　ｍの関係が成り立つようにし
である。 アップカウンタ１２は指令パルス制御部１ｏの出力パル
スによりカウントアツプし、ダウンカラン１１３ｔｔＦ
Ｂパルス制ｆ）１１部］　１の出力パルスによりカウン
トダウンする働きをする、 全加算器（フルアダー）１４はアップカウンタ１２とダ
ウンカウンタ１３の出力データヶ加（１）し、加算した
データケ出力する働き？する。 ＤＡ変換部１５は第１図の従来例におけろ］）　Ａ変換
部６とほぼ同じで、全加算器１４の出力データをアナロ
グ信号に変換する働き？才イ）。 次に、この実施例の動作について説明する。 まず、アップカウンタ１２どダウンカウンタ１３をそれ
ぞれ４ビツトで構成し、それぞれ第４図の各行Ｎｏ、に
示ずよう存カウン）　Ｗｈ作を行なうようにしてお（。 つまり、アップカウンタ１２はＮｏｏＯ行に示す状態に
初期イ亡さ」ｔ、その後、指令パルス制御部１０の出力
パルスが１個供給されるごトＶＣＮｏ、　２．　Ｎｏ、
３　＝−−−−Ｎｏ、　１５とカウントアツプし、　Ｎ
ｏ、　１５からＮｏ、０に戻ってエンドレスｒカウント
動作を行ない、同様にダウンカウンタ１３はＮ０００行
に示す状態に初期化され、その後、ＦＢパルス制御部１
１の出力パルスが１個供給されろごとＫ　Ｎｏ、　２．
　　Ｎｏ、　３・・・・・・Ｎｏ、４５とカウントダウ
ンし、Ｎｏ、　１５から再びＮｏ、Ｑに戻ってエンドレ
スにカウント動作２行なうようにしておく。 そうすると、所定時期、例えば動作開始時における電源
投入などｆよりカウンタ１．２，１３が初期化されたと
きの全加算器Ｊ４の入力状態は（０００１）２と（０１
１１）２となり、従って、その出力は（１０００）２と
なってこれはＤＡ変換部１５におけるアナログ出力ゼロ
に相当するから、このときにはアナログ信号ＡＶはゼロ
となり、この関係はカウンタ１２，１３が叩、４図の各
行における同じＮｏ、の状態になっている限り常に成立
し、これらのカウンタ１２．１３が初期化後、同じ個数
のパルスによりカウント動作を行なっても・る間はアナ
ログ出力ＡＶがゼロに保すこれていることになる。 そこで、いま、指令パルス制御部１０及びＦＢパルス制
御部】１によるそれぞれの重み付は倍率Ｎ　？　（Ｎ　
＝　１　）　Ｋ　這定しておいたとする。 そうすると、正方向指令ノくルスＣＯＭＦが１個供給さ
れるごとにカウンタ１２ば２ステツプづつアップカウン
トし、負方向指令ノくルスＣＯＭ　Ｎ　ｂ”＝１個供給
されるごとにカウンタ１２は停［１−シ、指令パルスＣ
ＯＭＰ　　ＣＯＭＮいず」１も供給されていないと鉾ニ
はＪステップづつアップカウントする。 また、同様に、正方向Ｆ１しくルスＦ　Ｅ３　Ｐ　ｈ”
＝　］個供給されるごとにカウンタ１３は２ステップづ
つダウンカウントされ、負方向ＦＢノ（ルスＦ　Ｂ　Ｎ
　ｂＸ１個供給されるごとにカウンタ１３はカウント停
止し、ＦＢパルスＦＢＰ、ＦＢＮいずれも供給されない
とｐ［はカウンタ１３は］ステップだ１゛カウントダウ
ンされろことｆｆ　Ｉｇろ。 従って、パルスＣＯＭＰとＦＢＰ、それにｃ。 ＭＮとＦＢＮとが同じ状態でそれぞれの制御音ｂ１０．
１１に入力されている間はアップカウンタ１２とダウン
カウンタ１３は第４図におし１ろ同じ行Ｎｏ、の状態に
保たれろため、カウント動作ｂ−ｑテなわれても全加算
器】４の出力は（１０００）２どなったままであり、ア
ナログ出力ＡＶもゼロになったままとなる。 しか

【７て、いま、ＦＢ入力がゼロ、つまりＦＤＰとＦ
　ＢＮ　？＋−人力されない状態で指令入力６−＋　１
　。 つキリパルスＣＯＭ　Ｐが１個入力されたとすれば、こ
のときにはカウンタ１２は２ステツプだけアップカウン
トするのに対し２てカウンタ１３＆ｉｌステツプしかカ
ウントダウンしないから、これらσ）カウンタの状態に
は第４図の１行分に相当する差を生じ、それまでカウン
タ１２，１３がＮｏ、　２の状ｌ￥４にあったとすれば
、カウンタ１３がＮ００３σ）状！８になったとき、カ
ウンタ１２はＮ００２からＮｏ。 ３、そしてＮ０１４の状態ニまでアップカウントされる
。 従って、このときにはカウンタ１２の出力データが（０
１０１）２であるのｆ対［２てカウンタ１３の出力デー
タは（０１００）２となるので全加算器】４の出力デー
タは（０１０１）２−１−（ＯＺｏｏ）２＝＝（１００
１）２となり、これはＤＡ変換部１５のアナログ出力（
＋１）ｔｏ　　に相当したものとなる。 また、反対に、指令入力がゼロ、つまりＣＯＭＰ、Ｃ０
ＭＮ共に入力されず、ＦＢ入力が＋１゜つまりＦ　Ｂ　
Ｉ）が１個入力されたとすれば、このと％ｊ７はカウン
タ１２は１ステツプのアップカウントでカウンタ１３ば
２ステツプのダウンカウンタとなる。従って、それまで
これらのカウンタ１２゜１３がいずれも第４図のＮ００
６の状態にあったとすれば、カウンタ１２ＧｔＮｏ、７
の状態に、そしてカウンタ１３はＮ０１８の状態になる
ので、加算器１４は（１０００）２と（１１１１）２の
加算夕行ない、最上位ビットのキャリーは無視されてし
まうからその出力データｋｌ　（０１１，１）　２とな
り、これはｌ）　Ａ変換部１５によるアナログ出力（１
）ｔ。 に相当したものと１：Ｃる。 次に、指令パルス制御部１０とＦＢパルス制御部１１に
対する重み付は倍率の設定をＮ＝２と

【またとする。 そうすると、このときには、指令入力又はＦＢ入力が斗
１のとき、つまりパルスＣＯＭＰが１個又はパルスＦＢ
Ｐが１個供給されろごとにカウンタ１２，１３はそれぞ
れ２Ｎ、即ち４ステツプだけカウント停止め、指令入力
がゼロ又はＦＢ入力がゼロ、つまりパルスＣＯＭ　Ｐ　
、　　ＣＯＭ　Ｎが入力されないとき、又はパルスＩｉ
”　Ｂ　Ｐ、　　Ｆ　１３　Ｎ　カ入力されないときに
はカウンタ１２，１３は共にＮ。 即ち２ステツプだけカウント動作−を石。プ、「お、指
令入力又はＦＢ入力が−１、つまりパルスＣＯＭＮが１
個又はＦＩ３Ｎが１個供給されたときにはカウンタ１２
又は１３のいずれもカラン゛・停ｄ−する点はＮ＝１の
ときと同じである。 そこで、このと諏ニは、指令入力とＦ　１３人力の差の
２倍の行ＮＯ０の違いがカウンタ１２と１３の間に生じ
ることになり、ＣＯＭＰが１個　ＦＤＰ。 ＦＢＮが共にゼロのときには（＋２）１０のアナログ信
号ＡＶが、反対にＦＢＰが１個、ＣＯＭ　ＰとＣＯＭＮ
がゼロのときには（２）１０のアナログ信号ＡＶがそれ
ぞれＤＡ変換部１５の出力に得られることになり、重み
付は倍率が２の動作な得ることができる。 しかして、このとき、全加算器１４の出力データはカウ
ンタ１２，１３のカウント動作ごとに得られるから、Ｄ
Ａ変換部１５に対するディジタルデータは指令入力及び
／又はＦＢ大入力更新期間Ｔに対して重み付は倍率Ｎど
したときｒはＴ／Ｎ期間ごとに更新されることになり、
重み付は倍率Ｎが犬羨くなってもアナログ信号ＡＶの１
ステップ当りの変化量が大きくなってしまうことはない
。 次に、指令パルス制御部ｌＯ及びＦ　Ｂパルス制御部１
１の具体的ブよ一実施例ケ第５図に示す。 なお、上記実施例においては、指令パルス制御部１０及
びＦＢパルス制御部ＩＪはそれぞれ入力信号が異なるだ
けで、その他はいずれも同じ構成となっているので、以
下、これらを共通に説明する。この第５図において２０
は４ビツトのレジスタ、２１．２８．３４は負論理入力
のＯＲゲート、２２は入力方向判別部、２３ば４ビツト
のシフトレジスタ、２４〜２７．３１〜３３はＮ　Ａ　
Ｎ　ｌ）ゲートである。 レジスタ２０は入力信号に対【２で予め選定した重み付
は倍率Ｎヶ岩わすデータケ格納しておく働きケし、その
Ａ、　−Ｔ）の出力の５ちＡだげ＆　Ｉ−Ｉレベルに保
ち、残りのＢ〜ｌ）　＆　Ｌレベルにしたととには重み
付は倍率が１となり、その仙、倍率２としたときには出
力Ａ、Ｄ＆Ｔ−Ｉレベル、Ｃ，Ｄ＆Ｌレベル、倍率３で
は出力Ａ−Ｃｓ−Ｈレベルにして出力りだけはＬレベル
、そしてイ！λ率４のときには全ての出力Ａ　−１）　
＆　Ｈレベルにする。１．【お、このレジスタ２０はデ
ィジタルスイッチを利１用してハードウェアで構成した
り、マイクロコンピュータの出力ボートを利用（７てソ
フトウェアＫＪ：り自由しで設定するように構成したり
してもよい。 入力方向判別部２２は入力されてくろ（、’ｆｉ　−％
　ＣＱＭＰ、ＣＯＭＮ又１：ｔＦＩＪ　ｐ、　　ＦＩ３
　ＮＦ、Ｊ：　ｌ’１指令パルス又はＦＢパルスの方向
ケ判別し、方向判別信号ＰＯ８，ＮＥＧシ発生する働き
シするもので、入力が正方向のときにはＰＯＳをＬレベ
ル、ＮＦｉｑをＨレベルとし、角、方向のときＶｒばＰ
　ＯＳ　％＝　Ｉ−Ｉレベル、ＮＥＧｖＬレベルにする
と共に、入力カゼ口のときにばＰＯＳ、ＮＥＧいずれ４
＞　Ｌレベルにするように動作する。 シフトレジスタ（以下、ＳＲという）２３ばＯＲゲート
２１の出力を入カデークと１７、層別ｍのクロックＣＬ
ＫＡＰをシフトパルスとして動作するもので、クロック
ＣＬ　Ｋ　Ａ　Ｐの周波数を入力信号の変化周波数の４
倍としておき、これによりＯＲゲート２１の出力にパル
スが１例規われろごとにそれに続いて出力Ｑ、〜Ｑ４が
Ｌ　Ｌ　Ｌ　Ｔ、の状態から順次、ＨＬＬＬ、ＬＨＬＴ
、、ＬＬＨＬ、ＬＬＴ、　ＨとクロックＣＴ、　、Ｋ　
Ａ　Ｐ　Ｋよりシフトして再びＬ　Ｌ　Ｌ　Ｌに戻り、
１個の入カバルスによりそ第１ぞれの出力Ｑ１〜Ｑ４に
１１０次１個づつの同じパルス幅のパルスを発生させ、
全体と］−で４個のパルスケ発生させろ働きケする。 ＮＡＮＤゲート２４〜２７はレジスタ２０の出力Ａ−Ｄ
の状態に応じて制御され、Ｓ几２３の出力Ｑ１〜Ｑ４の
それぞれに現われるＩ（レベルのいずれをＯｒｔゲート
２８の出力に取り出すかを決定する働きをし、例えばレ
ジスタ２０の出力ＡだけがＨレベルで伐りは全てＬレベ
ルのときｖｃ　ｂｘ　Ｎ　ＡＮＤゲート２４〜２６の出
力は常にＨレベルとなり、この結果、ＮＡＮＤゲート２
７の出力だけがＳ　ｉｔ　２３のＱ１出力がＨレベルと
なったと％　ｖｃ　Ｌレベルとなるので、ＯＲゲート２
８の出力にはＯＲゲート２１の出力に１個のパルスが現
１）れろごとにそれと同じパルス幅のパルスが現われ、
次にレジスタ２０の出力Ａ、、Ｉ３がＨレベルとなって
いたときには、Ｎ　Ａ　Ｎ　Ｉ）デー）２４．２５の出
力が常にＨレベルに固定されるので、５Ｒ２３のＱｌ。 Ｑ２出力が１−■レベルとなったどｐ　［Ｎ　Ａ　Ｎ　
Ｉ）デー）２７．２６の出力がＬレベルとなってＯＩ（
、ゲート２８の出力にはＯＲゲート２１の出力に１個の
パルスが現われろごとに２個のパルスが現わ第１、結局
、レジスタ２０の状態によりＯＲゲート２１の出力に現
われるパルス１個１てつと、１個から４個ノパルスのう
ちの任意の個数のパルスをレジスタ２０の設定状態ｐて
応じてＯＲゲート２８の出力に連続して取り出すように
動作する。 そこで、いま、重み付は倍率ＮをＩＶｒ設定しておけば
、レジスタ２０の出力はそれぞれＡがＩ（レベルで残り
のＢ〜１）は全てＬレベルに保たれるから、このときの
動作は第６図に示すようにブｔろ。 ＩＩお、この第６図でＱ０〜Ｑ４ばＳ　ｉＬ　２３の出
力論理を、そしてＦ２４〜Ｆ２８はそり、ぞれＮＡＮＤ
ゲート２４〜２７とＯＩｔゲート２８の出力論工用を表
わしたものである。ぞ（２て、入力ＣＯＭＰ（又はＣＯ
ＭＮ）の一方がＬレベルになるとＳ　Ｒ，２３はＣＬ・
ＫＡＰの立ち下り匠同期してシフト動作し、出力Ｑ１〜
Ｑ４Ｖｃ順次、出力がシフトしてゆく。 従って、このどキニは、ＯＩｔゲート２８の出力Ｆ２８
にはクロックＣＬ　Ｋ　Ａ　Ｐの１個期分の長さのパル
スが現われることになる。 また、重み付は倍率Ｎを２としたとき［けレジスタ２０
のＡとＢの出力がＩＩレベルと１、【ろため、このと斡
には第７図に示−４−Ｊ：うに動作し、入力ＣＯＭ　Ｐ
　’（又はＣＯＭＮ）が１パルス分入力したとき、０几
ゲート２８の出−力Ｆ２８にはクロックＣＬＫＡＰの２
周期分の長さのペルスが功１われろことになる。 ＮＡＮＤゲート３１〜３３及びＯＩもゲート３４は入力
方向判別部２２の出力であるＰ　ＯＳどＮＥＧ、それに
上記したＯ　Ｉｔゲート２８の出力に応じて動作し、　
Ｓ　Ｉｔ、　２３のシフトパルスでもル）ろクロックＣ
Ｌ　Ｋ　Ａ　Ｐと、こｌｈに対して第８図に示すような
位相関係にあろクロックＣＴ、　Ｋ　１３　Ｐの２種の
クロックを入力とし、これらクロックの一方、又は両方
を選択してＯＲゲート３４から取り出１−働きをするも
ので、入力ＣＯＭＰ、ＣＯＭＮ又は［？ＢＰ、Ｆ１３Ｎ
がゼロを表わ１−状態πあろ間けＯＩＬゲート３４のｍ
力πクロックＣＬ　Ｋ　Ａ　ｌ）だけが１徨り出され、
これらの入力が正を岩わす状※［゛に１［つたときには
そ罎１πひき続く所定期間の間だけクロックＣＬＫＡＰ
とＣＬ　ｉ（ＬＩ　Ｐの両方をＯＲゲート３４から出力
させ、そして、これらの入力が負な表わす状態となった
ときにはそれにひき続く所定期間の間だけクロックＣＩ
、ＫＡＰ、ＣＴ、ＫＩ３Ｐのいずれも０■（、ゲート３
４から出力されないようにオろ。なお、これらクロック
ＣＬＫＡＰとＣＬＫＢＰの周期ｆｇ　ｍ　、位相差をＴ
Ｄとすれば、これらの間には（ＴＤ（ｍ）の閂イキが成
り立つようＶｒｌ、、望ましくは（２ＴＩ）＝ｍ）が成
り立つようにすればよい。 そこで、重み付は倍率Ｎを１と１７、入力ＣＯｒｖｆＰ
、ＣＯＭＮ（又けＦ’ＢＰ、ＦＢＮ）が正シ壱わす状態
となったととの動作をタイミングチャートで示すと筆８
図のようになる、なお、この第８図でＦ３１〜３４はそ
れぞれＮ　Ａ　Ｎ　Ｉ）ゲート３１〜３３とＯＲゲート
３４の出力を表わしたものである。そして、このとλに
は、ＯＲゲート２８の出力Ｆ２８は入力が正を表わす状
態となった彷、クロックＣＬＫＡＰの１周期の間だけ）
−Ｉレベルになり、一方、入力方向判別部２２の出力は
ＰＯＳがＬレベルの＋′までＮ　Ｅ（）が１■レベルに
１（ろから、ＯＩ（、ゲート３４の出力Ｆ３４ば、それ
までのクロックＣＬＫＡＰｖｃ加えてＯＲゲート２８の
出力Ｆ２８が１ルベルになっている期間にＮＡＮＤゲー
ト３３の出力Ｊ−３３に現われろクロックＣＬ　Ｋ　Ｔ
３Ｐが破線で囲ったようＶＣ，１パルス分付加されたこ
とげなり、入力信号がゼロを表わす状態のときにはクロ
ックＣＬＫＡＰが出力Ｆ３４に現われてい乙のであるか
ら、このときに比して１パルス分多（出力３４が得られ
ることになる。 △ また、同じく入力信号が正を表わす状態になったとき、
重み付は倍率Ｎが２に設定されていたとすれば、このと
きには第７図π示すように出力Ｆ２８にはクロックＣＬ
ＫＡＰの２周期分の長さのパルスが現われるから、第９
図に示すような動作となり、０几ゲート３４の出力Ｆ３
４には破線で囲ったようπ、２パルス分多く現われろこ
とになる。 次に、第１０図は重み付は倍率Ｎが１で、入力信号ＣＯ
ＭＰ、ＣＯＭＮが負を表わす状態になったととのタイミ
ングチャートで、第１１図は同じく重み付は倍率Ｎ　ｋ
　２としたときのタイミングチヤードであり、これらの
図から明らかなように、この場合［は入力方向判定部２
２の出力ＰＯ８がＨレベルになるため、ＮＡＮＤゲート
３３の出力Ｆ３３ば■（レベルのままとなり、他方、Ｎ
ＡＮＤゲート３２の出力Ｆ３２は出力Ｆ２８が［■レベ
ルになっている間だけ同じくＨレベルに固定されてしま
うため、この出力Ｆ２８がＨレベルになっている期間に
応゛じて０几ゲート３４の出力Ｆ３４に現われていたク
ロックＣＬ　Ｋ　Ａ　Ｐと同じタイミングのパルスが取
り去られ、重み付は倍率Ｎが１のときには１パルス分、
同じ（Ｎ＝２のときには２パルス分少な（出力されろよ
うｖＣｌ’ｘろ。 従って、この筆５図に示す実施例によｆｌ、げ、第３図
における指令パルス制御部１０とＦＢパルス制御部１１
を得ろことができる。 なお、上記第５１″５２Ｉの実施例では、重み付は倍率
Ｎが１から４まで設定可能なものと１．ているが、レジ
スタ２０と５Ｒ２３のビット数を増やし、それに応じて
ＮＡＮＤゲート２４〜２７の数も増加してやれば、倍率
Ｎを１以上の任意の整（ｙのものとすることかで鍍ろの
はいうまでもブｆ（・。 また、本発明によれば、この重み伺は倍率Ｎを１以下に
設定することも可能で、第１２図ｖｃ重み付は倍率Ｎを
１以下にも設定し得ろようにした指令パルス制御部１０
及びＦＢパルス制御部１１の一実施例を示−１゜ この第１２図に示す実施例は基本的には第５図の実施例
と同じであり、ただそれに付加１．て分周器９０を設け
、ＯＲゲート２１の出力を分周してＮ　Ａ　Ｎ　Ｉ）ゲ
ート２７ｖｃ入力するよう（（シたもので、従ってこの
Ｎ　Ａ　Ｎ　Ｊ）ゲート２７は３人カタイプとなってい
る。 第１３図は分周器９０の一実施例で、９１，９２はカウ
ンタ、９３，９４はＡ　Ｎ　１）ゲート、ｑ５はＯＲゲ
ートである。そ１．で、カウンタ９１，９２けそれらの
分周比によって香み付は倍率Ｎの１以下の値を決定［２
、分周比が２ならＮ＝１／２となり、Ｎ＝３ならＮ＝１
／３となろ。 カウンタ９１は入力ＣＯＭＰ（ＦＢＰ）、ＣＯＭＮ（Ｆ
ＢＮ）が正の状態となった回敬をカウントシ、カウンタ
９２は同じく負の状態となった回数をカウントするため
のもので、そのため、入力方向判別部２２の出力Ｐ　Ｏ
Ｓ　、　Ｎ　Ｅ　Ｇによって制御されろＡ、　Ｎ　１）
ゲート９３．９４を介［、てＯＴＬゲート２１からの信
号が入力されろようになっている。 第１４図は重み付は倍率Ｎが１／２で入力が正の状態と
なったときの動作な示すタイミングチャートで、このと
きＶＣはレジスタ２０は倍率な１に設定しておく。この
第１４図から明らかなように、最初の入力１では分周器
９０の出力ＭがＬレベルになるためＮ　Ａ、　Ｎ　Ｄゲ
ート２７の出力Ｆ２７は破線で囲ったように出力が現わ
れなくなり、０１（１ゲート２８の出力Ｆ２８には入力
が２回入るごとに１回しか出力が現わわ、ず、重み付は
倍率Ｎば１／２になってしまうことげなる。なお、入力
が負の状態ｖＬなったときにはカウンタ９１の代りに９
２が動作するだけで、他の動作は同じなので省略する。 ところで、氾３図の実施例では、Ｉ）　Ａ変換部１５と
して全加算器１４の出力ビツト数と同じビット数のもの
をそのまま用いている。 しかして、上紀実施例は説明な簡単にするために全加算
器１４の出力ビツト数な４ビツトとして説明したが、実
際の工作機械などの制御に際しては高い位置決め精度が
必要なため、例えば１６ビツｌ−程度のデータを扱うよ
うにしなｌｌ）−れば１．［らず、かつ、これに加えて
、高速の送り機能が必要になる場合が多いため、ＤＡ変
換部１５としては高速でしかもビット数の多いものが必
要になり、大きなコストアップとなって（２まう。 そこで、このような場合に有効なりＡ変換部１５の一実
施例を第１５図に示す。 第１５図において、４０．４１はそれぞれ第１と第２の
Ｉ）　Ａコンバータ、４２はアナログ加′￥￥器である
。 いま、全加算器１４の出力ビツト数を１６ビツトとすれ
ば、］）Ａコンバータ４−０．４１共に８ピツトのもの
を用い、第１のＤ　Ａコンバータ４０は今加＄器１４の
上位８ピツトを入力とし、第２の１）　Ａコンバータ４
１は下位８ピツトを入力と１−るようにする。 そして、これら筆１と第２のＤＡコンバー〃４０．４１
の出力をアナログ加算器４２に入力して加算し、てやれ
ば、全体として１６ビツトのＩ）　Ａ変換部１５として
動作し、アナログ加算器４２の出力にアナログ出力ＡＶ
を得ろことができろ。 ところで、マルチビットのディジタルデータでは、その
上位桁の方のビットと下位桁の方のビットでは変化速度
が異なり、下位権側のビットの方が早い速度で変化する
。 従って、第１５図の実施例によれば、第２のＩ）Ａコン
バータ４１Ｆだけデータの変化速度に対応（また比較的
セットリングタイムの短いものを・使用してやればｍｌ
のＩ）　Ａコンバータ４０には上軸的セットリングタイ
ムの長いものを用いても充分な応答速度が得らハ、ろた
め、ローコスト化が容易になる。これは、１．）Ａコン
バータのコストは、そのピット数とセットリングタイム
によって定まり、ピット数が多く、しかもセットリング
タイムが短かいもの程、碍可級数的にコストアップとな
るからである。 なお、このと艦、第１と氾２のＤ　Ａコンバータ４０．
４２πよるピット数の分割状態（ま任意に定めればよく
、さらに、１）　Ａコンバータケ３個以上設け、ビット
の分割数を３以−ヒにしてもよい。 〔発明の効果〕 次に、本発明にＪ：ろ効果を以下に説明才ろと、（１）
、重み付は演算な行なっている間もそれに追従してアナ
ログ出力が得られろから、？！ｉ制御性が筆１６図に示
すようπ改善され７）。この筆１６図において、八は第
１図に示（７た従来技術Ｖｒよろもの、Ｂは本発明＼π
、Ｊ：ろものである。 （２）、ｌ）　Ａ変換に際して信号のホールドを行／【
う必要が１よいから、クロックに同期Ｌプｊがらりアル
タイムπ指令入力、フィードバック入力を取り込み、そ
れを逐次アナログ出力ｒ反映で鍍ろため、制御性７】′
Ｘ区くブＣろ。 （３）、ＤＡコンバータとしてローコストのもθ）を使
用することがで絆ろ− 以上説明したように、本発明によれば、従来技術の欠点
を除な、広い範囲にわたっての重み付けが可能で、しか
も重みイτｌ’　Ｉｒ３−　亀によってアナログ出力＋
＋”−太鍍くステップ状に変化することがなく、高精度
で応答性の高いＩ）　Ａ変換器なローコストで提供１−
ろことがで鍍ム。

【図面の簡単な説明】

ＰＩ′！；１図はディジタルアナログ変換器のイｉｒ来
例を・示すブロック図、第２反１ばその動作説明用のタ
イミングチャート、第３図は本発明Ｆ　、Ｊ：ろディジ
タルアナログ変換器の一実梅例な示」−ブロック図、筆
４図はその動作等５明図、第５図は第３図の実施例にお
けろ指令パルス制御部及びフィードバックパルス制御部
の一実施例な示−を回路図、筆６図。 示７図、箪８図、ホ９図、箪１０図、笛】１図はそれぞ
れ筆５図の実施例のＩｒ１１作説１明月のタイミングチ
ャート、箪】２１ツ目す第３図の実施例πオ６げろ指令
ハルス制徊１部及びフィードバックパルス１ｆｔｌＪ　
４ｉ（１部の仙の一実施例を示１−回路図、氾１３図は
箪１２図の実施例ｒ＋６けろ分周器の一実施例を示す回
路図、Ｆ１４図はそのｆｆ１ｌ＋作説明用のタイミング
チャート、肌１５図は舘３図の実施例ｒおげろディジタ
ルアナログ変換部の一実施例を示すブロック図、ｍ１６
図は本発明の詳細な説明する特性図である。 １０・・・・・・指令パルス制御部、１１・・・・・・
フィードバックパルス制御部、１２・・・・・・アップ
カウンタ、１３・・・・・・ダウンカウンタ、１４・・
・・・・今加豹器、１５・・・・・・ディジクルアナロ
グ変換部、才４図 十６灰Ｉ ２Ｂ オフ図 Ｆ１ａ ？８図 ｎ４　　　　　　　　ｒ　　”： ｔｑ図 才１０図 「３４ 十１１日 ［３４ 才４２ｅ Ｌ−一−−−−−−−−−−−−−−−−−−−一一一
一−−−−−−−−−−−−」才ｊ４図 入ｎＩ　　　　　　　　　　　　　　人７７２Ｑ／　　
　　　　　　　　　　　　　　　　　　　　　　　　　
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−□３ ｌｔ ／：２Ｂｊ、：ｒ−”Ｈ”：　　　　　　　　−−−−
−−−−−−−−才１５図 す１６図

Claims (1)

1. 【特許請求の範囲】 １、所定の期間Ｔごとに正と負とゼロのいずれかの状態
   ？とる指令信号及びフィードバック信号のそれぞれに所
   定の重み付はシ行なった上でこれらの信号の差に応じた
   アナログ信号ケイ１干るようにしたディジタルアナログ
   変換器において、正の指令信号が入力されたときＴＫは
   それに絖くＮｘｍ期間中だけｍ期間ごとに２カウントし
   、角の指令信号が入力されたときにはそれに続（Ｎｘｍ
   期間中だけカウント停止ヒし、これ以外の期間中はｍ期
   間ごとに１カウントするアップカウンタと、正のフィー
   ドバック信号が入力されたどきにはそれＶＣ続（Ｎ　Ｘ
   　ｍ期間中だけｍ期間ごとに２カウントし、負のフィー
   ドバック信号が入力さ」ｔたときＶｒはそれに続（Ｎ　
   Ｘ　ｒｎ期間中だけカウント停止し、これ以外の期間中
   ＆ｊｍ期間ごとに１カウントするダウンカウンタと、 これらアップカウンタとダウンカウンタのカウントデー
   タをそれぞれ加算入力とする全加算器とを設け、 該今加７１：器の出力？アナログＢに変換することによ
   りアナログ出力の更新が上記アップカウンタとダウンカ
   ウンタのカウント動作ごとに行なわれるように構成した
   ディジタルアナログ変換器。 ２、特許請求の範囲第１項において、 上記全加算器の出力を所定数のビット群に分割し、それ
   ぞれのビット群ごとにアナログｉｆ　（Ｆ変換してから
   加算してアナログ出力を得ろように構成したことを特徴
   とするディジタルアナログ変換器。