JPS5945715A - デイジタルアナログ変換器 - Google Patents
デイジタルアナログ変換器Info
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- JPS5945715A JPS5945715A JP15582182A JP15582182A JPS5945715A JP S5945715 A JPS5945715 A JP S5945715A JP 15582182 A JP15582182 A JP 15582182A JP 15582182 A JP15582182 A JP 15582182A JP S5945715 A JPS5945715 A JP S5945715A
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- JP
- Japan
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- output
- input
- pulse
- weighting
- analog
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の利用分野〕
本発明は、数値制御形工作機ト19.などに使用1−ろ
ためのディジクルアナログ変換器に門する。 〔従来技術〕 数値制御形工作機械などの数値制御装面においては、指
令信号とフィードバック信号の差に応じて制御が遂行さ
れるが、このとき、制御の応答性の改善や、被制御機器
に対する制御のマツチングを図るため、指令信号及びフ
ィードバック信号(以下、このフィードバック信号をF
D倍信号いう)に所定の重み付しナを行なうようにし、
かつ、この重み付は没を任意に選択し得るように構成す
るのが一般的である。 第1図にこ゛のような重み伺はケ行なったディジタル信
号からアナログ信号を得ろようにしたディジタルアナロ
グ変換器(以下、DA変換器という)の従来例を示す。 図におい℃、1は指令パルス方向重み付は制御部、2は
FBパルス方向重み利は制御部、3は誤差レジスタ、4
はラッチ回路、5は同期制御部、6はDAA変換器ある
。 指令パルス方向1−lAイー」レテ制御部1とFBパル
ス方向重み付は制御部2(′よ正と負の指令パルスCO
MP、COMNと、同じくFBパルスFBP、FBNと
によりそれぞれ方向の判別を行ない、あらかじめ設定さ
れている重み付は蕾によって、盾み付誤差レジスタ3は
指令パルス方向重み付は制御部lとFBパルス方向重み
付は制御部2の出方により指令値とFB値との偏差を演
算する働きをする。 ラッチ回路4は同期制御部5Fよって制御され、誤差レ
ジスタ3の出方を所定の期間保持[2、誤差レジスタ3
が次のデータの演算2終了するまでその前のデータ?保
持する働きをする。 DA変換fLirS6はラッチtoj路4にラッチされ
たディジタルデータに応じたアナログ信号AV2出カす
る働きをする。 従って、同期制御部5によって誤差レジスタ3の出力が
ラッチ回路4でラッチされるごとに更新されるアナログ
信号AVがDAA変換器の出力に得られ、数値制御形工
作機械などにおけるDA変換器としての動作がこの第1
図に示した従来例により得られることになる。 しかしながら、このような従来OD A変換器によると
、重み付は分によって演算時間が変化し、重み付は量が
多(なるとそれに応じ℃誤差レジスフ3の演算時間が永
くなり、アナログ信号が大きくステップ状に変化するよ
うになって、工作機械などの位置制御を細かく行なうの
が困誰になってしまうという欠点があった。 例えば、誤差レジスタ3がカウンタで構成され、かつ、
それの1パルスのカウントアツプがCOMP、COMN
文はFBP、FBNの+1人力に対応するものとなって
いた場合について考えてみろ。 そうすると、この場合ic ki−1単純にいって誤差
レジスタ3に必要な演算時間は重み付は揃に比例して永
くなる。即ち、いま、指令パルス方向重み付は制御部1
の入力COMP、COMNが+1を表わし、FBパルス
方向重み付は制御部2の入力FI3P、FBNが0を表
わす状態になっていたときに必要な誤差レジスタ3の演
η7時間f;/井本単位時間T□とすれば、重み付けV
IO(−ト1の入力を」−10の入力として取り込むこ
と)にすれば誤差レジスタ3に必要な演算時間は基本単
位時間Ts ’) 10倍になる。 一方、この誤差レジスタ3が演算終了するまではその出
力が不特定の値となっているから、この誤差レジスタ3
が演算終了するごとにラッチ回路4で演算結果?ラッチ
し、てDAA変換器に供給するようにしなければならな
い。 この結果、例えば重み付は夕」二記のように10とした
場合には、1)A変換部6の出力AVは第2図に示1−
ように基本単位時間T1010倍の時間T10ごとに更
新されるものと1工って1.まりのである。 従って、この第1図に示1−従来例では、重み付けの大
きさによってアナログ信号の更新間隔が変化し、重み利
けqを大きくすると制御遅れの増加と共しで制御、h)
が大きくスデップ状&r変化するようになり、細かな制
御が困v・(t、に1につて工作r%械などにおけろ位
値決め精度ケ高(保つことができ1.(<1、cってし
まうのである。 〔発明の目的〕 本発明の目的は、上記(−だ従来技術の欠点ケ除き、入
力に対する重み付けを任意に行なうことができ、しかも
、重み伺は量ケ多(してもアナログ信号が大きくステッ
プ状に変化することがなく、その結果、数値制御形工作
機械などに適用1−て充分に高い位置決め精度と応答性
が得らJlろように1またDA変換器を供給するにある
。 〔発明の概要〕 この目的f7′達成するため、本発明け、重み付は演算
が開始後、それが終了するまでの間も単位重み伺けごと
のデイジタルデータが順次DA変換されて出力されろよ
うVl l−た点fX−特徴とする。 〔発明の実施例〕 以下、本発明r J:ろディジタルアナログ変換器の実
施例を図面について説明する。 第3図は本発明の一実施例を示すブロック図で、図rお
いて、10は指令パルス制御部、11はFB パルス制
御部、12はアップカウンタ、13はダウンカウンタ、
14け全加算器、15はDA変換部である、 指令パルス制御部10は指令パルスCOMP。 COMN’&入力と[2、予め任意に選定されている重
み付は倍率N[従って動作し、正方向指令パルスCO’
M Pも負方向の指令パルスCOM Nも供給されてい
ないときには所定の期間mごとVl1個のパルスケ発生
し、正方向の指令パルスc o p、+ i’が供給さ
れたどきKはそれK 続(N X mの期間中だけm期
間ごとに2個のパルスケ発生
ためのディジクルアナログ変換器に門する。 〔従来技術〕 数値制御形工作機械などの数値制御装面においては、指
令信号とフィードバック信号の差に応じて制御が遂行さ
れるが、このとき、制御の応答性の改善や、被制御機器
に対する制御のマツチングを図るため、指令信号及びフ
ィードバック信号(以下、このフィードバック信号をF
D倍信号いう)に所定の重み付しナを行なうようにし、
かつ、この重み付は没を任意に選択し得るように構成す
るのが一般的である。 第1図にこ゛のような重み伺はケ行なったディジタル信
号からアナログ信号を得ろようにしたディジタルアナロ
グ変換器(以下、DA変換器という)の従来例を示す。 図におい℃、1は指令パルス方向重み付は制御部、2は
FBパルス方向重み利は制御部、3は誤差レジスタ、4
はラッチ回路、5は同期制御部、6はDAA変換器ある
。 指令パルス方向1−lAイー」レテ制御部1とFBパル
ス方向重み付は制御部2(′よ正と負の指令パルスCO
MP、COMNと、同じくFBパルスFBP、FBNと
によりそれぞれ方向の判別を行ない、あらかじめ設定さ
れている重み付は蕾によって、盾み付誤差レジスタ3は
指令パルス方向重み付は制御部lとFBパルス方向重み
付は制御部2の出方により指令値とFB値との偏差を演
算する働きをする。 ラッチ回路4は同期制御部5Fよって制御され、誤差レ
ジスタ3の出方を所定の期間保持[2、誤差レジスタ3
が次のデータの演算2終了するまでその前のデータ?保
持する働きをする。 DA変換fLirS6はラッチtoj路4にラッチされ
たディジタルデータに応じたアナログ信号AV2出カす
る働きをする。 従って、同期制御部5によって誤差レジスタ3の出力が
ラッチ回路4でラッチされるごとに更新されるアナログ
信号AVがDAA変換器の出力に得られ、数値制御形工
作機械などにおけるDA変換器としての動作がこの第1
図に示した従来例により得られることになる。 しかしながら、このような従来OD A変換器によると
、重み付は分によって演算時間が変化し、重み付は量が
多(なるとそれに応じ℃誤差レジスフ3の演算時間が永
くなり、アナログ信号が大きくステップ状に変化するよ
うになって、工作機械などの位置制御を細かく行なうの
が困誰になってしまうという欠点があった。 例えば、誤差レジスタ3がカウンタで構成され、かつ、
それの1パルスのカウントアツプがCOMP、COMN
文はFBP、FBNの+1人力に対応するものとなって
いた場合について考えてみろ。 そうすると、この場合ic ki−1単純にいって誤差
レジスタ3に必要な演算時間は重み付は揃に比例して永
くなる。即ち、いま、指令パルス方向重み付は制御部1
の入力COMP、COMNが+1を表わし、FBパルス
方向重み付は制御部2の入力FI3P、FBNが0を表
わす状態になっていたときに必要な誤差レジスタ3の演
η7時間f;/井本単位時間T□とすれば、重み付けV
IO(−ト1の入力を」−10の入力として取り込むこ
と)にすれば誤差レジスタ3に必要な演算時間は基本単
位時間Ts ’) 10倍になる。 一方、この誤差レジスタ3が演算終了するまではその出
力が不特定の値となっているから、この誤差レジスタ3
が演算終了するごとにラッチ回路4で演算結果?ラッチ
し、てDAA変換器に供給するようにしなければならな
い。 この結果、例えば重み付は夕」二記のように10とした
場合には、1)A変換部6の出力AVは第2図に示1−
ように基本単位時間T1010倍の時間T10ごとに更
新されるものと1工って1.まりのである。 従って、この第1図に示1−従来例では、重み付けの大
きさによってアナログ信号の更新間隔が変化し、重み利
けqを大きくすると制御遅れの増加と共しで制御、h)
が大きくスデップ状&r変化するようになり、細かな制
御が困v・(t、に1につて工作r%械などにおけろ位
値決め精度ケ高(保つことができ1.(<1、cってし
まうのである。 〔発明の目的〕 本発明の目的は、上記(−だ従来技術の欠点ケ除き、入
力に対する重み付けを任意に行なうことができ、しかも
、重み伺は量ケ多(してもアナログ信号が大きくステッ
プ状に変化することがなく、その結果、数値制御形工作
機械などに適用1−て充分に高い位置決め精度と応答性
が得らJlろように1またDA変換器を供給するにある
。 〔発明の概要〕 この目的f7′達成するため、本発明け、重み付は演算
が開始後、それが終了するまでの間も単位重み伺けごと
のデイジタルデータが順次DA変換されて出力されろよ
うVl l−た点fX−特徴とする。 〔発明の実施例〕 以下、本発明r J:ろディジタルアナログ変換器の実
施例を図面について説明する。 第3図は本発明の一実施例を示すブロック図で、図rお
いて、10は指令パルス制御部、11はFB パルス制
御部、12はアップカウンタ、13はダウンカウンタ、
14け全加算器、15はDA変換部である、 指令パルス制御部10は指令パルスCOMP。 COMN’&入力と[2、予め任意に選定されている重
み付は倍率N[従って動作し、正方向指令パルスCO’
M Pも負方向の指令パルスCOM Nも供給されてい
ないときには所定の期間mごとVl1個のパルスケ発生
し、正方向の指令パルスc o p、+ i’が供給さ
れたどきKはそれK 続(N X mの期間中だけm期
間ごとに2個のパルスケ発生
【2、そ]7て負方向の指
令パルスCOMNが供給されたときにはそれに続く期間
N x mの間だけ出力パルスの発生を停止させろ働き
をする。 FBパルス制御部1】はF 13パルスIいBP、1r
BN&入力とする点夕除いて指令パルス制御部10と同
じ態様で動作し、正方向FBパルスFDPも負方向FB
パルスF13Nも供給さ)1でい1.cいときは所定の
期間mごとに1個のパルスケ発生し、正方向のF Bパ
ルスF B Pが供給されたときKはそれに続(N x
mの期間中だけm期間ごとに2個ノハルスケ発生し、
そ(、て負方向F BパルスF r3Nが供給されたと
きr titそれIF 絖(N X mの期間中だけパ
ルスの発生ケ停止するように動作する。 なお、これらのパルス(入力信号)COMP。 COMN、FBI)、FBNはそれぞれ最小変化周期T
V有し、ゼロから正、或いはゼロから負への変化は期間
Tの間には生じないようにしてあり、さらに期間mとの
間には、T ) N X mの関係が成り立つようにし
である。 アップカウンタ12は指令パルス制御部1oの出力パル
スによりカウントアツプし、ダウンカラン113ttF
Bパルス制f)11部] 1の出力パルスによりカウン
トダウンする働きをする、 全加算器(フルアダー)14はアップカウンタ12とダ
ウンカウンタ13の出力データヶ加(1)し、加算した
データケ出力する働き?する。 DA変換部15は第1図の従来例におけろ]) A変換
部6とほぼ同じで、全加算器14の出力データをアナロ
グ信号に変換する働き?才イ)。 次に、この実施例の動作について説明する。 まず、アップカウンタ12どダウンカウンタ13をそれ
ぞれ4ビツトで構成し、それぞれ第4図の各行No、に
示ずよう存カウン) Wh作を行なうようにしてお(。 つまり、アップカウンタ12はNooO行に示す状態に
初期イ亡さ」t、その後、指令パルス制御部10の出力
パルスが1個供給されるごトVCNo、 2. No、
3 =−−−−No、 15とカウントアツプし、 N
o、 15からNo、0に戻ってエンドレスrカウント
動作を行ない、同様にダウンカウンタ13はN000行
に示す状態に初期化され、その後、FBパルス制御部1
1の出力パルスが1個供給されろごとK No、 2.
No、 3・・・・・・No、45とカウントダウ
ンし、No、 15から再びNo、Qに戻ってエンドレ
スにカウント動作2行なうようにしておく。 そうすると、所定時期、例えば動作開始時における電源
投入などfよりカウンタ1.2,13が初期化されたと
きの全加算器J4の入力状態は(0001)2と(01
11)2となり、従って、その出力は(1000)2と
なってこれはDA変換部15におけるアナログ出力ゼロ
に相当するから、このときにはアナログ信号AVはゼロ
となり、この関係はカウンタ12,13が叩、4図の各
行における同じNo、の状態になっている限り常に成立
し、これらのカウンタ12.13が初期化後、同じ個数
のパルスによりカウント動作を行なっても・る間はアナ
ログ出力AVがゼロに保すこれていることになる。 そこで、いま、指令パルス制御部10及びFBパルス制
御部】1によるそれぞれの重み付は倍率N ? (N
= 1 ) K 這定しておいたとする。 そうすると、正方向指令ノくルスCOMFが1個供給さ
れるごとにカウンタ12ば2ステツプづつアップカウン
トし、負方向指令ノくルスCOM N b”=1個供給
されるごとにカウンタ12は停[1−シ、指令パルスC
OMP COMNいず」1も供給されていないと鉾ニ
はJステップづつアップカウントする。 また、同様に、正方向F1しくルスF E3 P h”
= ]個供給されるごとにカウンタ13は2ステップづ
つダウンカウントされ、負方向FBノ(ルスF B N
bX1個供給されるごとにカウンタ13はカウント停
止し、FBパルスFBP、FBNいずれも供給されない
とp[はカウンタ13は]ステップだ1゛カウントダウ
ンされろことff Igろ。 従って、パルスCOMPとFBP、それにc。 MNとFBNとが同じ状態でそれぞれの制御音b10.
11に入力されている間はアップカウンタ12とダウン
カウンタ13は第4図におし1ろ同じ行No、の状態に
保たれろため、カウント動作b−qテなわれても全加算
器】4の出力は(1000)2どなったままであり、ア
ナログ出力AVもゼロになったままとなる。 しか
令パルスCOMNが供給されたときにはそれに続く期間
N x mの間だけ出力パルスの発生を停止させろ働き
をする。 FBパルス制御部1】はF 13パルスIいBP、1r
BN&入力とする点夕除いて指令パルス制御部10と同
じ態様で動作し、正方向FBパルスFDPも負方向FB
パルスF13Nも供給さ)1でい1.cいときは所定の
期間mごとに1個のパルスケ発生し、正方向のF Bパ
ルスF B Pが供給されたときKはそれに続(N x
mの期間中だけm期間ごとに2個ノハルスケ発生し、
そ(、て負方向F BパルスF r3Nが供給されたと
きr titそれIF 絖(N X mの期間中だけパ
ルスの発生ケ停止するように動作する。 なお、これらのパルス(入力信号)COMP。 COMN、FBI)、FBNはそれぞれ最小変化周期T
V有し、ゼロから正、或いはゼロから負への変化は期間
Tの間には生じないようにしてあり、さらに期間mとの
間には、T ) N X mの関係が成り立つようにし
である。 アップカウンタ12は指令パルス制御部1oの出力パル
スによりカウントアツプし、ダウンカラン113ttF
Bパルス制f)11部] 1の出力パルスによりカウン
トダウンする働きをする、 全加算器(フルアダー)14はアップカウンタ12とダ
ウンカウンタ13の出力データヶ加(1)し、加算した
データケ出力する働き?する。 DA変換部15は第1図の従来例におけろ]) A変換
部6とほぼ同じで、全加算器14の出力データをアナロ
グ信号に変換する働き?才イ)。 次に、この実施例の動作について説明する。 まず、アップカウンタ12どダウンカウンタ13をそれ
ぞれ4ビツトで構成し、それぞれ第4図の各行No、に
示ずよう存カウン) Wh作を行なうようにしてお(。 つまり、アップカウンタ12はNooO行に示す状態に
初期イ亡さ」t、その後、指令パルス制御部10の出力
パルスが1個供給されるごトVCNo、 2. No、
3 =−−−−No、 15とカウントアツプし、 N
o、 15からNo、0に戻ってエンドレスrカウント
動作を行ない、同様にダウンカウンタ13はN000行
に示す状態に初期化され、その後、FBパルス制御部1
1の出力パルスが1個供給されろごとK No、 2.
No、 3・・・・・・No、45とカウントダウ
ンし、No、 15から再びNo、Qに戻ってエンドレ
スにカウント動作2行なうようにしておく。 そうすると、所定時期、例えば動作開始時における電源
投入などfよりカウンタ1.2,13が初期化されたと
きの全加算器J4の入力状態は(0001)2と(01
11)2となり、従って、その出力は(1000)2と
なってこれはDA変換部15におけるアナログ出力ゼロ
に相当するから、このときにはアナログ信号AVはゼロ
となり、この関係はカウンタ12,13が叩、4図の各
行における同じNo、の状態になっている限り常に成立
し、これらのカウンタ12.13が初期化後、同じ個数
のパルスによりカウント動作を行なっても・る間はアナ
ログ出力AVがゼロに保すこれていることになる。 そこで、いま、指令パルス制御部10及びFBパルス制
御部】1によるそれぞれの重み付は倍率N ? (N
= 1 ) K 這定しておいたとする。 そうすると、正方向指令ノくルスCOMFが1個供給さ
れるごとにカウンタ12ば2ステツプづつアップカウン
トし、負方向指令ノくルスCOM N b”=1個供給
されるごとにカウンタ12は停[1−シ、指令パルスC
OMP COMNいず」1も供給されていないと鉾ニ
はJステップづつアップカウントする。 また、同様に、正方向F1しくルスF E3 P h”
= ]個供給されるごとにカウンタ13は2ステップづ
つダウンカウントされ、負方向FBノ(ルスF B N
bX1個供給されるごとにカウンタ13はカウント停
止し、FBパルスFBP、FBNいずれも供給されない
とp[はカウンタ13は]ステップだ1゛カウントダウ
ンされろことff Igろ。 従って、パルスCOMPとFBP、それにc。 MNとFBNとが同じ状態でそれぞれの制御音b10.
11に入力されている間はアップカウンタ12とダウン
カウンタ13は第4図におし1ろ同じ行No、の状態に
保たれろため、カウント動作b−qテなわれても全加算
器】4の出力は(1000)2どなったままであり、ア
ナログ出力AVもゼロになったままとなる。 しか
【7て、いま、FB入力がゼロ、つまりFDPとF
BN ?+−人力されない状態で指令入力6−+ 1
。 つキリパルスCOM Pが1個入力されたとすれば、こ
のときにはカウンタ12は2ステツプだけアップカウン
トするのに対し2てカウンタ13&ilステツプしかカ
ウントダウンしないから、これらσ)カウンタの状態に
は第4図の1行分に相当する差を生じ、それまでカウン
タ12,13がNo、 2の状l¥4にあったとすれば
、カウンタ13がN003σ)状!8になったとき、カ
ウンタ12はN002からNo。 3、そしてN014の状態ニまでアップカウントされる
。 従って、このときにはカウンタ12の出力データが(0
101)2であるのf対[2てカウンタ13の出力デー
タは(0100)2となるので全加算器】4の出力デー
タは(0101)2−1−(OZoo)2==(100
1)2となり、これはDA変換部15のアナログ出力(
+1)to に相当したものとなる。 また、反対に、指令入力がゼロ、つまりCOMP、C0
MN共に入力されず、FB入力が+1゜つまりF B
I)が1個入力されたとすれば、このと%j7はカウン
タ12は1ステツプのアップカウントでカウンタ13ば
2ステツプのダウンカウンタとなる。従って、それまで
これらのカウンタ12゜13がいずれも第4図のN00
6の状態にあったとすれば、カウンタ12GtNo、7
の状態に、そしてカウンタ13はN018の状態になる
ので、加算器14は(1000)2と(1111)2の
加算夕行ない、最上位ビットのキャリーは無視されてし
まうからその出力データkl (011,1) 2とな
り、これはl) A変換部15によるアナログ出力(1
)t。 に相当したものと1:Cる。 次に、指令パルス制御部10とFBパルス制御部11に
対する重み付は倍率の設定をN=2と
BN ?+−人力されない状態で指令入力6−+ 1
。 つキリパルスCOM Pが1個入力されたとすれば、こ
のときにはカウンタ12は2ステツプだけアップカウン
トするのに対し2てカウンタ13&ilステツプしかカ
ウントダウンしないから、これらσ)カウンタの状態に
は第4図の1行分に相当する差を生じ、それまでカウン
タ12,13がNo、 2の状l¥4にあったとすれば
、カウンタ13がN003σ)状!8になったとき、カ
ウンタ12はN002からNo。 3、そしてN014の状態ニまでアップカウントされる
。 従って、このときにはカウンタ12の出力データが(0
101)2であるのf対[2てカウンタ13の出力デー
タは(0100)2となるので全加算器】4の出力デー
タは(0101)2−1−(OZoo)2==(100
1)2となり、これはDA変換部15のアナログ出力(
+1)to に相当したものとなる。 また、反対に、指令入力がゼロ、つまりCOMP、C0
MN共に入力されず、FB入力が+1゜つまりF B
I)が1個入力されたとすれば、このと%j7はカウン
タ12は1ステツプのアップカウントでカウンタ13ば
2ステツプのダウンカウンタとなる。従って、それまで
これらのカウンタ12゜13がいずれも第4図のN00
6の状態にあったとすれば、カウンタ12GtNo、7
の状態に、そしてカウンタ13はN018の状態になる
ので、加算器14は(1000)2と(1111)2の
加算夕行ない、最上位ビットのキャリーは無視されてし
まうからその出力データkl (011,1) 2とな
り、これはl) A変換部15によるアナログ出力(1
)t。 に相当したものと1:Cる。 次に、指令パルス制御部10とFBパルス制御部11に
対する重み付は倍率の設定をN=2と
【またとする。
そうすると、このときには、指令入力又はFB入力が斗
1のとき、つまりパルスCOMPが1個又はパルスFB
Pが1個供給されろごとにカウンタ12,13はそれぞ
れ2N、即ち4ステツプだけカウント停止め、指令入力
がゼロ又はFB入力がゼロ、つまりパルスCOM P
、 COM Nが入力されないとき、又はパルスIi
” B P、 F 13 N カ入力されないときに
はカウンタ12,13は共にN。 即ち2ステツプだけカウント動作−を石。プ、「お、指
令入力又はFB入力が−1、つまりパルスCOMNが1
個又はFI3Nが1個供給されたときにはカウンタ12
又は13のいずれもカラン゛・停d−する点はN=1の
ときと同じである。 そこで、このと諏ニは、指令入力とF 13人力の差の
2倍の行NO0の違いがカウンタ12と13の間に生じ
ることになり、COMPが1個 FDP。 FBNが共にゼロのときには(+2)10のアナログ信
号AVが、反対にFBPが1個、COM PとCOMN
がゼロのときには(2)10のアナログ信号AVがそれ
ぞれDA変換部15の出力に得られることになり、重み
付は倍率が2の動作な得ることができる。 しかして、このとき、全加算器14の出力データはカウ
ンタ12,13のカウント動作ごとに得られるから、D
A変換部15に対するディジタルデータは指令入力及び
/又はFB大入力更新期間Tに対して重み付は倍率Nど
したときrはT/N期間ごとに更新されることになり、
重み付は倍率Nが犬羨くなってもアナログ信号AVの1
ステップ当りの変化量が大きくなってしまうことはない
。 次に、指令パルス制御部lO及びF Bパルス制御部1
1の具体的ブよ一実施例ケ第5図に示す。 なお、上記実施例においては、指令パルス制御部10及
びFBパルス制御部IJはそれぞれ入力信号が異なるだ
けで、その他はいずれも同じ構成となっているので、以
下、これらを共通に説明する。この第5図において20
は4ビツトのレジスタ、21.28.34は負論理入力
のORゲート、22は入力方向判別部、23ば4ビツト
のシフトレジスタ、24〜27.31〜33はN A
N l)ゲートである。 レジスタ20は入力信号に対【2で予め選定した重み付
は倍率Nヶ岩わすデータケ格納しておく働きケし、その
A、 −T)の出力の5ちAだげ& I−Iレベルに保
ち、残りのB〜l) & Lレベルにしたととには重み
付は倍率が1となり、その仙、倍率2としたときには出
力A、D&T−Iレベル、C,D&Lレベル、倍率3で
は出力A−Cs−Hレベルにして出力りだけはLレベル
、そしてイ!λ率4のときには全ての出力A −1)
& Hレベルにする。1.【お、このレジスタ20はデ
ィジタルスイッチを利1用してハードウェアで構成した
り、マイクロコンピュータの出力ボートを利用(7てソ
フトウェアKJ:り自由しで設定するように構成したり
してもよい。 入力方向判別部22は入力されてくろ(、’fi −%
CQMP、COMN又1:tFIJ p、 FI3
NF、J: l’1指令パルス又はFBパルスの方向
ケ判別し、方向判別信号PO8,NEGシ発生する働き
シするもので、入力が正方向のときにはPOSをLレベ
ル、NFiqをHレベルとし、角、方向のときVrばP
OS %= I−Iレベル、NEGvLレベルにする
と共に、入力カゼ口のときにばPOS、NEGいずれ4
> Lレベルにするように動作する。 シフトレジスタ(以下、SRという)23ばORゲート
21の出力を入カデークと17、層別mのクロックCL
KAPをシフトパルスとして動作するもので、クロック
CL K A Pの周波数を入力信号の変化周波数の4
倍としておき、これによりORゲート21の出力にパル
スが1例規われろごとにそれに続いて出力Q、〜Q4が
L L L T、の状態から順次、HLLL、LHLT
、、LLHL、LLT、 HとクロックCT、 、K
A P Kよりシフトして再びL L L Lに戻り、
1個の入カバルスによりそ第1ぞれの出力Q1〜Q4に
110次1個づつの同じパルス幅のパルスを発生させ、
全体と]−で4個のパルスケ発生させろ働きケする。 NANDゲート24〜27はレジスタ20の出力A−D
の状態に応じて制御され、S几23の出力Q1〜Q4の
それぞれに現われるI(レベルのいずれをOrtゲート
28の出力に取り出すかを決定する働きをし、例えばレ
ジスタ20の出力AだけがHレベルで伐りは全てLレベ
ルのときvc bx N ANDゲート24〜26の出
力は常にHレベルとなり、この結果、NANDゲート2
7の出力だけがS it 23のQ1出力がHレベルと
なったと% vc Lレベルとなるので、ORゲート2
8の出力にはORゲート21の出力に1個のパルスが現
1)れろごとにそれと同じパルス幅のパルスが現われ、
次にレジスタ20の出力A、、I3がHレベルとなって
いたときには、N A N I)デー)24.25の出
力が常にHレベルに固定されるので、5R23のQl。 Q2出力が1−■レベルとなったどp [N A N
I)デー)27.26の出力がLレベルとなってOI(
、ゲート28の出力にはORゲート21の出力に1個の
パルスが現われろごとに2個のパルスが現わ第1、結局
、レジスタ20の状態によりORゲート21の出力に現
われるパルス1個1てつと、1個から4個ノパルスのう
ちの任意の個数のパルスをレジスタ20の設定状態pて
応じてORゲート28の出力に連続して取り出すように
動作する。 そこで、いま、重み付は倍率NをIVr設定しておけば
、レジスタ20の出力はそれぞれAがI(レベルで残り
のB〜1)は全てLレベルに保たれるから、このときの
動作は第6図に示すようにブtろ。 IIお、この第6図でQ0〜Q4ばS iL 23の出
力論理を、そしてF24〜F28はそり、ぞれNAND
ゲート24〜27とOItゲート28の出力論工用を表
わしたものである。ぞ(2て、入力COMP(又はCO
MN)の一方がLレベルになるとS R,23はCL・
KAPの立ち下り匠同期してシフト動作し、出力Q1〜
Q4Vc順次、出力がシフトしてゆく。 従って、このどキニは、OItゲート28の出力F28
にはクロックCL K A Pの1個期分の長さのパル
スが現われることになる。 また、重み付は倍率Nを2としたとき[けレジスタ20
のAとBの出力がIIレベルと1、【ろため、このと斡
には第7図に示−4−J:うに動作し、入力COM P
’(又はCOMN)が1パルス分入力したとき、0几
ゲート28の出−力F28にはクロックCLKAPの2
周期分の長さのペルスが功1われろことになる。 NANDゲート31〜33及びOIもゲート34は入力
方向判別部22の出力であるP OSどNEG、それに
上記したO Itゲート28の出力に応じて動作し、
S It、 23のシフトパルスでもル)ろクロックC
L K A Pと、こlhに対して第8図に示すような
位相関係にあろクロックCT、 K 13 Pの2種の
クロックを入力とし、これらクロックの一方、又は両方
を選択してORゲート34から取り出1−働きをするも
ので、入力COMP、COMN又は[?BP、F13N
がゼロを表わ1−状態πあろ間けOILゲート34のm
力πクロックCL K A l)だけが1徨り出され、
これらの入力が正を岩わす状※[゛に1[つたときには
そ罎1πひき続く所定期間の間だけクロックCLKAP
とCL i(LI Pの両方をORゲート34から出力
させ、そして、これらの入力が負な表わす状態となった
ときにはそれにひき続く所定期間の間だけクロックCI
、KAP、CT、KI3Pのいずれも0■(、ゲート3
4から出力されないようにオろ。なお、これらクロック
CLKAPとCLKBPの周期fg m 、位相差をT
Dとすれば、これらの間には(TD(m)の閂イキが成
り立つようVrl、、望ましくは(2TI)=m)が成
り立つようにすればよい。 そこで、重み付は倍率Nを1と17、入力COrvfP
、COMN(又けF’BP、FBN)が正シ壱わす状態
となったととの動作をタイミングチャートで示すと筆8
図のようになる、なお、この第8図でF31〜34はそ
れぞれN A N I)ゲート31〜33とORゲート
34の出力を表わしたものである。そして、このとλに
は、ORゲート28の出力F28は入力が正を表わす状
態となった彷、クロックCLKAPの1周期の間だけ)
−Iレベルになり、一方、入力方向判別部22の出力は
POSがLレベルの+′までN E()が1■レベルに
1(ろから、OI(、ゲート34の出力F34ば、それ
までのクロックCLKAPvc加えてORゲート28の
出力F28が1ルベルになっている期間にNANDゲー
ト33の出力J−33に現われろクロックCL K T
3Pが破線で囲ったようVC,1パルス分付加されたこ
とげなり、入力信号がゼロを表わす状態のときにはクロ
ックCLKAPが出力F34に現われてい乙のであるか
ら、このときに比して1パルス分多(出力34が得られ
ることになる。 △ また、同じく入力信号が正を表わす状態になったとき、
重み付は倍率Nが2に設定されていたとすれば、このと
きには第7図π示すように出力F28にはクロックCL
KAPの2周期分の長さのパルスが現われるから、第9
図に示すような動作となり、0几ゲート34の出力F3
4には破線で囲ったようπ、2パルス分多く現われろこ
とになる。 次に、第10図は重み付は倍率Nが1で、入力信号CO
MP、COMNが負を表わす状態になったととのタイミ
ングチャートで、第11図は同じく重み付は倍率N k
2としたときのタイミングチヤードであり、これらの
図から明らかなように、この場合[は入力方向判定部2
2の出力PO8がHレベルになるため、NANDゲート
33の出力F33ば■(レベルのままとなり、他方、N
ANDゲート32の出力F32は出力F28が[■レベ
ルになっている間だけ同じくHレベルに固定されてしま
うため、この出力F28がHレベルになっている期間に
応゛じて0几ゲート34の出力F34に現われていたク
ロックCL K A Pと同じタイミングのパルスが取
り去られ、重み付は倍率Nが1のときには1パルス分、
同じ(N=2のときには2パルス分少な(出力されろよ
うvCl’xろ。 従って、この筆5図に示す実施例によfl、げ、第3図
における指令パルス制御部10とFBパルス制御部11
を得ろことができる。 なお、上記第51″52Iの実施例では、重み付は倍率
Nが1から4まで設定可能なものと1.ているが、レジ
スタ20と5R23のビット数を増やし、それに応じて
NANDゲート24〜27の数も増加してやれば、倍率
Nを1以上の任意の整(yのものとすることかで鍍ろの
はいうまでもブf(・。 また、本発明によれば、この重み伺は倍率Nを1以下に
設定することも可能で、第12図vc重み付は倍率Nを
1以下にも設定し得ろようにした指令パルス制御部10
及びFBパルス制御部11の一実施例を示−1゜ この第12図に示す実施例は基本的には第5図の実施例
と同じであり、ただそれに付加1.て分周器90を設け
、ORゲート21の出力を分周してN A N I)ゲ
ート27vc入力するよう((シたもので、従ってこの
N A N J)ゲート27は3人カタイプとなってい
る。 第13図は分周器90の一実施例で、91,92はカウ
ンタ、93,94はA N 1)ゲート、q5はORゲ
ートである。そ1.で、カウンタ91,92けそれらの
分周比によって香み付は倍率Nの1以下の値を決定[2
、分周比が2ならN=1/2となり、N=3ならN=1
/3となろ。 カウンタ91は入力COMP(FBP)、COMN(F
BN)が正の状態となった回敬をカウントシ、カウンタ
92は同じく負の状態となった回数をカウントするため
のもので、そのため、入力方向判別部22の出力P O
S 、 N E Gによって制御されろA、 N 1)
ゲート93.94を介[、てOTLゲート21からの信
号が入力されろようになっている。 第14図は重み付は倍率Nが1/2で入力が正の状態と
なったときの動作な示すタイミングチャートで、このと
きVCはレジスタ20は倍率な1に設定しておく。この
第14図から明らかなように、最初の入力1では分周器
90の出力MがLレベルになるためN A、 N Dゲ
ート27の出力F27は破線で囲ったように出力が現わ
れなくなり、01(1ゲート28の出力F28には入力
が2回入るごとに1回しか出力が現わわ、ず、重み付は
倍率Nば1/2になってしまうことげなる。なお、入力
が負の状態vLなったときにはカウンタ91の代りに9
2が動作するだけで、他の動作は同じなので省略する。 ところで、氾3図の実施例では、I) A変換部15と
して全加算器14の出力ビツト数と同じビット数のもの
をそのまま用いている。 しかして、上紀実施例は説明な簡単にするために全加算
器14の出力ビツト数な4ビツトとして説明したが、実
際の工作機械などの制御に際しては高い位置決め精度が
必要なため、例えば16ビツl−程度のデータを扱うよ
うにしなll)−れば1.[らず、かつ、これに加えて
、高速の送り機能が必要になる場合が多いため、DA変
換部15としては高速でしかもビット数の多いものが必
要になり、大きなコストアップとなって(2まう。 そこで、このような場合に有効なりA変換部15の一実
施例を第15図に示す。 第15図において、40.41はそれぞれ第1と第2の
I) Aコンバータ、42はアナログ加′¥¥器である
。 いま、全加算器14の出力ビツト数を16ビツトとすれ
ば、])Aコンバータ4−0.41共に8ピツトのもの
を用い、第1のD Aコンバータ40は今加$器14の
上位8ピツトを入力とし、第2の1) Aコンバータ4
1は下位8ピツトを入力と1−るようにする。 そして、これら筆1と第2のDAコンバー〃40.41
の出力をアナログ加算器42に入力して加算し、てやれ
ば、全体として16ビツトのI) A変換部15として
動作し、アナログ加算器42の出力にアナログ出力AV
を得ろことができろ。 ところで、マルチビットのディジタルデータでは、その
上位桁の方のビットと下位桁の方のビットでは変化速度
が異なり、下位権側のビットの方が早い速度で変化する
。 従って、第15図の実施例によれば、第2のI)Aコン
バータ41Fだけデータの変化速度に対応(また比較的
セットリングタイムの短いものを・使用してやればml
のI) Aコンバータ40には上軸的セットリングタイ
ムの長いものを用いても充分な応答速度が得らハ、ろた
め、ローコスト化が容易になる。これは、1.)Aコン
バータのコストは、そのピット数とセットリングタイム
によって定まり、ピット数が多く、しかもセットリング
タイムが短かいもの程、碍可級数的にコストアップとな
るからである。 なお、このと艦、第1と氾2のD Aコンバータ40.
42πよるピット数の分割状態(ま任意に定めればよく
、さらに、1) Aコンバータケ3個以上設け、ビット
の分割数を3以−ヒにしてもよい。 〔発明の効果〕 次に、本発明にJ:ろ効果を以下に説明才ろと、(1)
、重み付は演算な行なっている間もそれに追従してアナ
ログ出力が得られろから、?!i制御性が筆16図に示
すようπ改善され7)。この筆16図において、八は第
1図に示(7た従来技術Vrよろもの、Bは本発明\π
、J:ろものである。 (2)、l) A変換に際して信号のホールドを行/【
う必要が1よいから、クロックに同期Lプjがらりアル
タイムπ指令入力、フィードバック入力を取り込み、そ
れを逐次アナログ出力r反映で鍍ろため、制御性7】′
X区くブCろ。 (3)、DAコンバータとしてローコストのもθ)を使
用することがで絆ろ− 以上説明したように、本発明によれば、従来技術の欠点
を除な、広い範囲にわたっての重み付けが可能で、しか
も重みイτl’ Ir3− 亀によってアナログ出力+
+”−太鍍くステップ状に変化することがなく、高精度
で応答性の高いI) A変換器なローコストで提供1−
ろことがで鍍ム。
1のとき、つまりパルスCOMPが1個又はパルスFB
Pが1個供給されろごとにカウンタ12,13はそれぞ
れ2N、即ち4ステツプだけカウント停止め、指令入力
がゼロ又はFB入力がゼロ、つまりパルスCOM P
、 COM Nが入力されないとき、又はパルスIi
” B P、 F 13 N カ入力されないときに
はカウンタ12,13は共にN。 即ち2ステツプだけカウント動作−を石。プ、「お、指
令入力又はFB入力が−1、つまりパルスCOMNが1
個又はFI3Nが1個供給されたときにはカウンタ12
又は13のいずれもカラン゛・停d−する点はN=1の
ときと同じである。 そこで、このと諏ニは、指令入力とF 13人力の差の
2倍の行NO0の違いがカウンタ12と13の間に生じ
ることになり、COMPが1個 FDP。 FBNが共にゼロのときには(+2)10のアナログ信
号AVが、反対にFBPが1個、COM PとCOMN
がゼロのときには(2)10のアナログ信号AVがそれ
ぞれDA変換部15の出力に得られることになり、重み
付は倍率が2の動作な得ることができる。 しかして、このとき、全加算器14の出力データはカウ
ンタ12,13のカウント動作ごとに得られるから、D
A変換部15に対するディジタルデータは指令入力及び
/又はFB大入力更新期間Tに対して重み付は倍率Nど
したときrはT/N期間ごとに更新されることになり、
重み付は倍率Nが犬羨くなってもアナログ信号AVの1
ステップ当りの変化量が大きくなってしまうことはない
。 次に、指令パルス制御部lO及びF Bパルス制御部1
1の具体的ブよ一実施例ケ第5図に示す。 なお、上記実施例においては、指令パルス制御部10及
びFBパルス制御部IJはそれぞれ入力信号が異なるだ
けで、その他はいずれも同じ構成となっているので、以
下、これらを共通に説明する。この第5図において20
は4ビツトのレジスタ、21.28.34は負論理入力
のORゲート、22は入力方向判別部、23ば4ビツト
のシフトレジスタ、24〜27.31〜33はN A
N l)ゲートである。 レジスタ20は入力信号に対【2で予め選定した重み付
は倍率Nヶ岩わすデータケ格納しておく働きケし、その
A、 −T)の出力の5ちAだげ& I−Iレベルに保
ち、残りのB〜l) & Lレベルにしたととには重み
付は倍率が1となり、その仙、倍率2としたときには出
力A、D&T−Iレベル、C,D&Lレベル、倍率3で
は出力A−Cs−Hレベルにして出力りだけはLレベル
、そしてイ!λ率4のときには全ての出力A −1)
& Hレベルにする。1.【お、このレジスタ20はデ
ィジタルスイッチを利1用してハードウェアで構成した
り、マイクロコンピュータの出力ボートを利用(7てソ
フトウェアKJ:り自由しで設定するように構成したり
してもよい。 入力方向判別部22は入力されてくろ(、’fi −%
CQMP、COMN又1:tFIJ p、 FI3
NF、J: l’1指令パルス又はFBパルスの方向
ケ判別し、方向判別信号PO8,NEGシ発生する働き
シするもので、入力が正方向のときにはPOSをLレベ
ル、NFiqをHレベルとし、角、方向のときVrばP
OS %= I−Iレベル、NEGvLレベルにする
と共に、入力カゼ口のときにばPOS、NEGいずれ4
> Lレベルにするように動作する。 シフトレジスタ(以下、SRという)23ばORゲート
21の出力を入カデークと17、層別mのクロックCL
KAPをシフトパルスとして動作するもので、クロック
CL K A Pの周波数を入力信号の変化周波数の4
倍としておき、これによりORゲート21の出力にパル
スが1例規われろごとにそれに続いて出力Q、〜Q4が
L L L T、の状態から順次、HLLL、LHLT
、、LLHL、LLT、 HとクロックCT、 、K
A P Kよりシフトして再びL L L Lに戻り、
1個の入カバルスによりそ第1ぞれの出力Q1〜Q4に
110次1個づつの同じパルス幅のパルスを発生させ、
全体と]−で4個のパルスケ発生させろ働きケする。 NANDゲート24〜27はレジスタ20の出力A−D
の状態に応じて制御され、S几23の出力Q1〜Q4の
それぞれに現われるI(レベルのいずれをOrtゲート
28の出力に取り出すかを決定する働きをし、例えばレ
ジスタ20の出力AだけがHレベルで伐りは全てLレベ
ルのときvc bx N ANDゲート24〜26の出
力は常にHレベルとなり、この結果、NANDゲート2
7の出力だけがS it 23のQ1出力がHレベルと
なったと% vc Lレベルとなるので、ORゲート2
8の出力にはORゲート21の出力に1個のパルスが現
1)れろごとにそれと同じパルス幅のパルスが現われ、
次にレジスタ20の出力A、、I3がHレベルとなって
いたときには、N A N I)デー)24.25の出
力が常にHレベルに固定されるので、5R23のQl。 Q2出力が1−■レベルとなったどp [N A N
I)デー)27.26の出力がLレベルとなってOI(
、ゲート28の出力にはORゲート21の出力に1個の
パルスが現われろごとに2個のパルスが現わ第1、結局
、レジスタ20の状態によりORゲート21の出力に現
われるパルス1個1てつと、1個から4個ノパルスのう
ちの任意の個数のパルスをレジスタ20の設定状態pて
応じてORゲート28の出力に連続して取り出すように
動作する。 そこで、いま、重み付は倍率NをIVr設定しておけば
、レジスタ20の出力はそれぞれAがI(レベルで残り
のB〜1)は全てLレベルに保たれるから、このときの
動作は第6図に示すようにブtろ。 IIお、この第6図でQ0〜Q4ばS iL 23の出
力論理を、そしてF24〜F28はそり、ぞれNAND
ゲート24〜27とOItゲート28の出力論工用を表
わしたものである。ぞ(2て、入力COMP(又はCO
MN)の一方がLレベルになるとS R,23はCL・
KAPの立ち下り匠同期してシフト動作し、出力Q1〜
Q4Vc順次、出力がシフトしてゆく。 従って、このどキニは、OItゲート28の出力F28
にはクロックCL K A Pの1個期分の長さのパル
スが現われることになる。 また、重み付は倍率Nを2としたとき[けレジスタ20
のAとBの出力がIIレベルと1、【ろため、このと斡
には第7図に示−4−J:うに動作し、入力COM P
’(又はCOMN)が1パルス分入力したとき、0几
ゲート28の出−力F28にはクロックCLKAPの2
周期分の長さのペルスが功1われろことになる。 NANDゲート31〜33及びOIもゲート34は入力
方向判別部22の出力であるP OSどNEG、それに
上記したO Itゲート28の出力に応じて動作し、
S It、 23のシフトパルスでもル)ろクロックC
L K A Pと、こlhに対して第8図に示すような
位相関係にあろクロックCT、 K 13 Pの2種の
クロックを入力とし、これらクロックの一方、又は両方
を選択してORゲート34から取り出1−働きをするも
ので、入力COMP、COMN又は[?BP、F13N
がゼロを表わ1−状態πあろ間けOILゲート34のm
力πクロックCL K A l)だけが1徨り出され、
これらの入力が正を岩わす状※[゛に1[つたときには
そ罎1πひき続く所定期間の間だけクロックCLKAP
とCL i(LI Pの両方をORゲート34から出力
させ、そして、これらの入力が負な表わす状態となった
ときにはそれにひき続く所定期間の間だけクロックCI
、KAP、CT、KI3Pのいずれも0■(、ゲート3
4から出力されないようにオろ。なお、これらクロック
CLKAPとCLKBPの周期fg m 、位相差をT
Dとすれば、これらの間には(TD(m)の閂イキが成
り立つようVrl、、望ましくは(2TI)=m)が成
り立つようにすればよい。 そこで、重み付は倍率Nを1と17、入力COrvfP
、COMN(又けF’BP、FBN)が正シ壱わす状態
となったととの動作をタイミングチャートで示すと筆8
図のようになる、なお、この第8図でF31〜34はそ
れぞれN A N I)ゲート31〜33とORゲート
34の出力を表わしたものである。そして、このとλに
は、ORゲート28の出力F28は入力が正を表わす状
態となった彷、クロックCLKAPの1周期の間だけ)
−Iレベルになり、一方、入力方向判別部22の出力は
POSがLレベルの+′までN E()が1■レベルに
1(ろから、OI(、ゲート34の出力F34ば、それ
までのクロックCLKAPvc加えてORゲート28の
出力F28が1ルベルになっている期間にNANDゲー
ト33の出力J−33に現われろクロックCL K T
3Pが破線で囲ったようVC,1パルス分付加されたこ
とげなり、入力信号がゼロを表わす状態のときにはクロ
ックCLKAPが出力F34に現われてい乙のであるか
ら、このときに比して1パルス分多(出力34が得られ
ることになる。 △ また、同じく入力信号が正を表わす状態になったとき、
重み付は倍率Nが2に設定されていたとすれば、このと
きには第7図π示すように出力F28にはクロックCL
KAPの2周期分の長さのパルスが現われるから、第9
図に示すような動作となり、0几ゲート34の出力F3
4には破線で囲ったようπ、2パルス分多く現われろこ
とになる。 次に、第10図は重み付は倍率Nが1で、入力信号CO
MP、COMNが負を表わす状態になったととのタイミ
ングチャートで、第11図は同じく重み付は倍率N k
2としたときのタイミングチヤードであり、これらの
図から明らかなように、この場合[は入力方向判定部2
2の出力PO8がHレベルになるため、NANDゲート
33の出力F33ば■(レベルのままとなり、他方、N
ANDゲート32の出力F32は出力F28が[■レベ
ルになっている間だけ同じくHレベルに固定されてしま
うため、この出力F28がHレベルになっている期間に
応゛じて0几ゲート34の出力F34に現われていたク
ロックCL K A Pと同じタイミングのパルスが取
り去られ、重み付は倍率Nが1のときには1パルス分、
同じ(N=2のときには2パルス分少な(出力されろよ
うvCl’xろ。 従って、この筆5図に示す実施例によfl、げ、第3図
における指令パルス制御部10とFBパルス制御部11
を得ろことができる。 なお、上記第51″52Iの実施例では、重み付は倍率
Nが1から4まで設定可能なものと1.ているが、レジ
スタ20と5R23のビット数を増やし、それに応じて
NANDゲート24〜27の数も増加してやれば、倍率
Nを1以上の任意の整(yのものとすることかで鍍ろの
はいうまでもブf(・。 また、本発明によれば、この重み伺は倍率Nを1以下に
設定することも可能で、第12図vc重み付は倍率Nを
1以下にも設定し得ろようにした指令パルス制御部10
及びFBパルス制御部11の一実施例を示−1゜ この第12図に示す実施例は基本的には第5図の実施例
と同じであり、ただそれに付加1.て分周器90を設け
、ORゲート21の出力を分周してN A N I)ゲ
ート27vc入力するよう((シたもので、従ってこの
N A N J)ゲート27は3人カタイプとなってい
る。 第13図は分周器90の一実施例で、91,92はカウ
ンタ、93,94はA N 1)ゲート、q5はORゲ
ートである。そ1.で、カウンタ91,92けそれらの
分周比によって香み付は倍率Nの1以下の値を決定[2
、分周比が2ならN=1/2となり、N=3ならN=1
/3となろ。 カウンタ91は入力COMP(FBP)、COMN(F
BN)が正の状態となった回敬をカウントシ、カウンタ
92は同じく負の状態となった回数をカウントするため
のもので、そのため、入力方向判別部22の出力P O
S 、 N E Gによって制御されろA、 N 1)
ゲート93.94を介[、てOTLゲート21からの信
号が入力されろようになっている。 第14図は重み付は倍率Nが1/2で入力が正の状態と
なったときの動作な示すタイミングチャートで、このと
きVCはレジスタ20は倍率な1に設定しておく。この
第14図から明らかなように、最初の入力1では分周器
90の出力MがLレベルになるためN A、 N Dゲ
ート27の出力F27は破線で囲ったように出力が現わ
れなくなり、01(1ゲート28の出力F28には入力
が2回入るごとに1回しか出力が現わわ、ず、重み付は
倍率Nば1/2になってしまうことげなる。なお、入力
が負の状態vLなったときにはカウンタ91の代りに9
2が動作するだけで、他の動作は同じなので省略する。 ところで、氾3図の実施例では、I) A変換部15と
して全加算器14の出力ビツト数と同じビット数のもの
をそのまま用いている。 しかして、上紀実施例は説明な簡単にするために全加算
器14の出力ビツト数な4ビツトとして説明したが、実
際の工作機械などの制御に際しては高い位置決め精度が
必要なため、例えば16ビツl−程度のデータを扱うよ
うにしなll)−れば1.[らず、かつ、これに加えて
、高速の送り機能が必要になる場合が多いため、DA変
換部15としては高速でしかもビット数の多いものが必
要になり、大きなコストアップとなって(2まう。 そこで、このような場合に有効なりA変換部15の一実
施例を第15図に示す。 第15図において、40.41はそれぞれ第1と第2の
I) Aコンバータ、42はアナログ加′¥¥器である
。 いま、全加算器14の出力ビツト数を16ビツトとすれ
ば、])Aコンバータ4−0.41共に8ピツトのもの
を用い、第1のD Aコンバータ40は今加$器14の
上位8ピツトを入力とし、第2の1) Aコンバータ4
1は下位8ピツトを入力と1−るようにする。 そして、これら筆1と第2のDAコンバー〃40.41
の出力をアナログ加算器42に入力して加算し、てやれ
ば、全体として16ビツトのI) A変換部15として
動作し、アナログ加算器42の出力にアナログ出力AV
を得ろことができろ。 ところで、マルチビットのディジタルデータでは、その
上位桁の方のビットと下位桁の方のビットでは変化速度
が異なり、下位権側のビットの方が早い速度で変化する
。 従って、第15図の実施例によれば、第2のI)Aコン
バータ41Fだけデータの変化速度に対応(また比較的
セットリングタイムの短いものを・使用してやればml
のI) Aコンバータ40には上軸的セットリングタイ
ムの長いものを用いても充分な応答速度が得らハ、ろた
め、ローコスト化が容易になる。これは、1.)Aコン
バータのコストは、そのピット数とセットリングタイム
によって定まり、ピット数が多く、しかもセットリング
タイムが短かいもの程、碍可級数的にコストアップとな
るからである。 なお、このと艦、第1と氾2のD Aコンバータ40.
42πよるピット数の分割状態(ま任意に定めればよく
、さらに、1) Aコンバータケ3個以上設け、ビット
の分割数を3以−ヒにしてもよい。 〔発明の効果〕 次に、本発明にJ:ろ効果を以下に説明才ろと、(1)
、重み付は演算な行なっている間もそれに追従してアナ
ログ出力が得られろから、?!i制御性が筆16図に示
すようπ改善され7)。この筆16図において、八は第
1図に示(7た従来技術Vrよろもの、Bは本発明\π
、J:ろものである。 (2)、l) A変換に際して信号のホールドを行/【
う必要が1よいから、クロックに同期Lプjがらりアル
タイムπ指令入力、フィードバック入力を取り込み、そ
れを逐次アナログ出力r反映で鍍ろため、制御性7】′
X区くブCろ。 (3)、DAコンバータとしてローコストのもθ)を使
用することがで絆ろ− 以上説明したように、本発明によれば、従来技術の欠点
を除な、広い範囲にわたっての重み付けが可能で、しか
も重みイτl’ Ir3− 亀によってアナログ出力+
+”−太鍍くステップ状に変化することがなく、高精度
で応答性の高いI) A変換器なローコストで提供1−
ろことがで鍍ム。
PI′!;1図はディジタルアナログ変換器のイir来
例を・示すブロック図、第2反1ばその動作説明用のタ
イミングチャート、第3図は本発明F 、J:ろディジ
タルアナログ変換器の一実梅例な示」−ブロック図、筆
4図はその動作等5明図、第5図は第3図の実施例にお
けろ指令パルス制御部及びフィードバックパルス制御部
の一実施例な示−を回路図、筆6図。 示7図、箪8図、ホ9図、箪10図、笛】1図はそれぞ
れ筆5図の実施例のIr11作説1明月のタイミングチ
ャート、箪】21ツ目す第3図の実施例πオ6げろ指令
ハルス制徊1部及びフィードバックパルス1ftlJ
4i(1部の仙の一実施例を示1−回路図、氾13図は
箪12図の実施例r+6けろ分周器の一実施例を示す回
路図、F14図はそのff1l+作説明用のタイミング
チャート、肌15図は舘3図の実施例rおげろディジタ
ルアナログ変換部の一実施例を示すブロック図、m16
図は本発明の詳細な説明する特性図である。 10・・・・・・指令パルス制御部、11・・・・・・
フィードバックパルス制御部、12・・・・・・アップ
カウンタ、13・・・・・・ダウンカウンタ、14・・
・・・・今加豹器、15・・・・・・ディジクルアナロ
グ変換部、才4図 十6灰I 2B オフ図 F1a ?8図 n4 r ”: tq図 才10図 「34 十11日 [34 才42e L−一−−−−−−−−−−−−−−−−−−−一一一
一−−−−−−−−−−−−」才j4図 入nI 人772Q/
−’Q2 −−−
−□3 lt /:2Bj、:r−”H”: −−−−
−−−−−−−−才15図 す16図
例を・示すブロック図、第2反1ばその動作説明用のタ
イミングチャート、第3図は本発明F 、J:ろディジ
タルアナログ変換器の一実梅例な示」−ブロック図、筆
4図はその動作等5明図、第5図は第3図の実施例にお
けろ指令パルス制御部及びフィードバックパルス制御部
の一実施例な示−を回路図、筆6図。 示7図、箪8図、ホ9図、箪10図、笛】1図はそれぞ
れ筆5図の実施例のIr11作説1明月のタイミングチ
ャート、箪】21ツ目す第3図の実施例πオ6げろ指令
ハルス制徊1部及びフィードバックパルス1ftlJ
4i(1部の仙の一実施例を示1−回路図、氾13図は
箪12図の実施例r+6けろ分周器の一実施例を示す回
路図、F14図はそのff1l+作説明用のタイミング
チャート、肌15図は舘3図の実施例rおげろディジタ
ルアナログ変換部の一実施例を示すブロック図、m16
図は本発明の詳細な説明する特性図である。 10・・・・・・指令パルス制御部、11・・・・・・
フィードバックパルス制御部、12・・・・・・アップ
カウンタ、13・・・・・・ダウンカウンタ、14・・
・・・・今加豹器、15・・・・・・ディジクルアナロ
グ変換部、才4図 十6灰I 2B オフ図 F1a ?8図 n4 r ”: tq図 才10図 「34 十11日 [34 才42e L−一−−−−−−−−−−−−−−−−−−−一一一
一−−−−−−−−−−−−」才j4図 入nI 人772Q/
−’Q2 −−−
−□3 lt /:2Bj、:r−”H”: −−−−
−−−−−−−−才15図 す16図
Claims (1)
- 【特許請求の範囲】 1、所定の期間Tごとに正と負とゼロのいずれかの状態
?とる指令信号及びフィードバック信号のそれぞれに所
定の重み付はシ行なった上でこれらの信号の差に応じた
アナログ信号ケイ1干るようにしたディジタルアナログ
変換器において、正の指令信号が入力されたときTKは
それに絖くNxm期間中だけm期間ごとに2カウントし
、角の指令信号が入力されたときにはそれに続(Nxm
期間中だけカウント停止ヒし、これ以外の期間中はm期
間ごとに1カウントするアップカウンタと、正のフィー
ドバック信号が入力されたどきにはそれVC続(N X
m期間中だけm期間ごとに2カウントし、負のフィー
ドバック信号が入力さ」tたときVrはそれに続(N
X rn期間中だけカウント停止し、これ以外の期間中
&jm期間ごとに1カウントするダウンカウンタと、 これらアップカウンタとダウンカウンタのカウントデー
タをそれぞれ加算入力とする全加算器とを設け、 該今加71:器の出力?アナログBに変換することによ
りアナログ出力の更新が上記アップカウンタとダウンカ
ウンタのカウント動作ごとに行なわれるように構成した
ディジタルアナログ変換器。 2、特許請求の範囲第1項において、 上記全加算器の出力を所定数のビット群に分割し、それ
ぞれのビット群ごとにアナログif (F変換してから
加算してアナログ出力を得ろように構成したことを特徴
とするディジタルアナログ変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15582182A JPS5945715A (ja) | 1982-09-09 | 1982-09-09 | デイジタルアナログ変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15582182A JPS5945715A (ja) | 1982-09-09 | 1982-09-09 | デイジタルアナログ変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5945715A true JPS5945715A (ja) | 1984-03-14 |
Family
ID=15614217
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15582182A Pending JPS5945715A (ja) | 1982-09-09 | 1982-09-09 | デイジタルアナログ変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5945715A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05507590A (ja) * | 1990-07-30 | 1993-10-28 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ディジタル―アナログ変換システム |
US7683818B2 (en) | 2004-02-23 | 2010-03-23 | Sony Corporation | Method and apparatus for AD conversion, semiconductor device for detecting distribution of physical quantity, and electronic apparatus |
-
1982
- 1982-09-09 JP JP15582182A patent/JPS5945715A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05507590A (ja) * | 1990-07-30 | 1993-10-28 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ディジタル―アナログ変換システム |
US7683818B2 (en) | 2004-02-23 | 2010-03-23 | Sony Corporation | Method and apparatus for AD conversion, semiconductor device for detecting distribution of physical quantity, and electronic apparatus |
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