JPS5945563A - バス接続機器試験用自動バス切換装置 - Google Patents
バス接続機器試験用自動バス切換装置Info
- Publication number
- JPS5945563A JPS5945563A JP57156152A JP15615282A JPS5945563A JP S5945563 A JPS5945563 A JP S5945563A JP 57156152 A JP57156152 A JP 57156152A JP 15615282 A JP15615282 A JP 15615282A JP S5945563 A JPS5945563 A JP S5945563A
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- JP
- Japan
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- path
- input
- equipment
- under test
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
゛〔発明の技術分野〕
本発明はCPUの入出力パスに接続される(幾器など各
棟の)4スに接続して1史用される機器をパスを介して
試験する場合延好J薗するパス接続(飛器試喉用自・助
パス切8疲1直に1関する。
棟の)4スに接続して1史用される機器をパスを介して
試験する場合延好J薗するパス接続(飛器試喉用自・助
パス切8疲1直に1関する。
一般にパス接続機器、例えば゛α子計u 174システ
ムに使用される入出力機器を試験するには、被試験機器
をCPUの入出力パスに1′12恍する必要がある。し
かして、テストプログラムを走行させ、入出力パスを介
して被試験機器である入出力機器を試験する。そして、
1台の試j倹が終了すると該当イ・、定器が入出力パス
から収りはずされ、別の被試験(幾器が当該入出力パス
に接続され、この別の機器について試験が行なわれる。
ムに使用される入出力機器を試験するには、被試験機器
をCPUの入出力パスに1′12恍する必要がある。し
かして、テストプログラムを走行させ、入出力パスを介
して被試験機器である入出力機器を試験する。そして、
1台の試j倹が終了すると該当イ・、定器が入出力パス
から収りはずされ、別の被試験(幾器が当該入出力パス
に接続され、この別の機器について試験が行なわれる。
このような被試験機器の切1奥えは人手によって行なわ
れており、作業性に乏しい欠点があった。
れており、作業性に乏しい欠点があった。
一方、機器によっては入出力パスに数台同時に接続で考
るものもあるが、この場合には必ず全ての44:チアド
レスが異なるものとなるようにしな(すればならず、シ
ョートピンの1妾続ワイヤラツピング等の煩雑な作業が
必要となる欠点があった。
るものもあるが、この場合には必ず全ての44:チアド
レスが異なるものとなるようにしな(すればならず、シ
ョートピンの1妾続ワイヤラツピング等の煩雑な作業が
必要となる欠点があった。
本発明は上記事情に楡みてなされたものでその目的は、
複数の被試験機器の一つを選択的かつ自助的にパスに接
続でき、しかも1幾器試喉にあっては各被試験機器に対
する殴器アドレスの切換えが不要となるパス接続機器試
、・横用自!IM1パス切塵装置を提供することにある
う 〔発明の(l!!要J 本発明は被試験機器を従来のように11接バスに接続せ
ずに、トライステートゲートを介してパスに接続するよ
うにしている。このため本発明では、複数のトライステ
ートr−)に1対1対応で7リツプフロツゾを設け、上
位装置からのコマンドを解読するインタフェースにより
複数のフリップフロップのうちの1つをセット/リセッ
トすることによって対応するトライステートゲートを制
(財)せしめ、対応する被試、城機器とパスとの接続/
切離しを選択的に行なうようにしている。
複数の被試験機器の一つを選択的かつ自助的にパスに接
続でき、しかも1幾器試喉にあっては各被試験機器に対
する殴器アドレスの切換えが不要となるパス接続機器試
、・横用自!IM1パス切塵装置を提供することにある
う 〔発明の(l!!要J 本発明は被試験機器を従来のように11接バスに接続せ
ずに、トライステートゲートを介してパスに接続するよ
うにしている。このため本発明では、複数のトライステ
ートr−)に1対1対応で7リツプフロツゾを設け、上
位装置からのコマンドを解読するインタフェースにより
複数のフリップフロップのうちの1つをセット/リセッ
トすることによって対応するトライステートゲートを制
(財)せしめ、対応する被試、城機器とパスとの接続/
切離しを選択的に行なうようにしている。
以下、本発明の一冥Hid例を図面を珍1j、αして説
明する、第1図は本発明のパスi妾続機器試荻用自動パ
ス切換装置(以下 14にパス切開装置と称する)川辺
の機成を示すものである。図中、10はCPU(演葬制
画装置1べ)、2θはCPUの入出力パス、30はパス
切FD ’A te−である。パス切換装置30はトラ
イステートゲート(以下、Gと称する)31o〜、?
I nと、フリップフロップ(以下、F、/Fと称する
)326〜32nと、インタフェース33とを有してい
る。0311〜31nは入出力パス20のポルトO〜n
に1対1対(,6で接続されている。F/F32゜〜3
2nは入出力パス20のボートO〜n1すなわち031
.〜31nに1対1対応で設けられ、セット/リセット
に応じて031o〜31nのf−)の開閉を制fi[I
Tるものである。インタフェース33は人出力パス2o
K借、涜されるパス切R’A ”?W [4) 、90
のインタフェースである。インタフェース33には固有
の(& KAアドレスy Xyを有しているうインタフ
ェース33はCPU10からのパス切換え用のコマンド
を+]l ’r(mしてF/F32o〜32nの1つを
選択的にセット/リセットする+’J uFtを有して
いる。4oo〜40nは被試験機器であり、0316〜
31nに1対1対応で接続されて使用(試験)される。
明する、第1図は本発明のパスi妾続機器試荻用自動パ
ス切換装置(以下 14にパス切開装置と称する)川辺
の機成を示すものである。図中、10はCPU(演葬制
画装置1べ)、2θはCPUの入出力パス、30はパス
切FD ’A te−である。パス切換装置30はトラ
イステートゲート(以下、Gと称する)31o〜、?
I nと、フリップフロップ(以下、F、/Fと称する
)326〜32nと、インタフェース33とを有してい
る。0311〜31nは入出力パス20のポルトO〜n
に1対1対(,6で接続されている。F/F32゜〜3
2nは入出力パス20のボートO〜n1すなわち031
.〜31nに1対1対応で設けられ、セット/リセット
に応じて031o〜31nのf−)の開閉を制fi[I
Tるものである。インタフェース33は人出力パス2o
K借、涜されるパス切R’A ”?W [4) 、90
のインタフェースである。インタフェース33には固有
の(& KAアドレスy Xyを有しているうインタフ
ェース33はCPU10からのパス切換え用のコマンド
を+]l ’r(mしてF/F32o〜32nの1つを
選択的にセット/リセットする+’J uFtを有して
いる。4oo〜40nは被試験機器であり、0316〜
31nに1対1対応で接続されて使用(試験)される。
本寿施例の被試験機器406〜40nは、本来の1小用
形態において入出力パスに直接接続される入出力インタ
フェース等の機器である。被試験(表器400〜40n
は固有のイ浅器アドレス“AIを何している。
形態において入出力パスに直接接続される入出力インタ
フェース等の機器である。被試験(表器400〜40n
は固有のイ浅器アドレス“AIを何している。
次に第1図の溝I戊の動作を説明する。1幾4試)楔に
際し、まずCPU 10から1幾器アドレス”X5のイ
ンタフェース33に対し、ボー ) i (i =0〜
n)の0311のダートを開くためのバス切換I旧コマ
ンドが入出力パス2o経由で転送される。インタフェー
ス33は当該コマンドを解読してボー)i(のG、yz
i)に対応するF’/F32 iをセットする。このと
き、2つ以上のF/Fが同時にセットされることが々い
ようになっている。F/F s 2iがセットすると対
応するG31iのダートが開き、これにより被試験機器
401が入出力パス20のボー)iK選択的に桜硯され
ることになる。
際し、まずCPU 10から1幾器アドレス”X5のイ
ンタフェース33に対し、ボー ) i (i =0〜
n)の0311のダートを開くためのバス切換I旧コマ
ンドが入出力パス2o経由で転送される。インタフェー
ス33は当該コマンドを解読してボー)i(のG、yz
i)に対応するF’/F32 iをセットする。このと
き、2つ以上のF/Fが同時にセットされることが々い
ようになっている。F/F s 2iがセットすると対
応するG31iのダートが開き、これにより被試験機器
401が入出力パス20のボー)iK選択的に桜硯され
ることになる。
CP’U20はインタフェース33によるF/F32
iに対するセット動作が終了すると、選ばれたポートi
に接続されている被試験機器4otに対してテストを開
始する。CPU 1oは以上の動作を、iを0〜nまで
変えながら繰り返す。
iに対するセット動作が終了すると、選ばれたポートi
に接続されている被試験機器4otに対してテストを開
始する。CPU 1oは以上の動作を、iを0〜nまで
変えながら繰り返す。
この場合、n台の被試験機器408〜40nのうち入出
力パス20に実質的に接続される被試験機器が2台以上
となることはなく、したがって被試験1幾器40o〜4
0nの機器アドレスが本実施例のように全て同じ値(W
A”)であっても何ら問題とならない。勿諭、各被試験
+a器40o〜40nの、(′A器子アドレス異なって
いても溝わ々い。ただし、各被試験機器40o〜40n
の中にインタフェース33の機器アドレス(fXl)と
同じ値の機器アドレスをもつものがないようにしておく
必惨はある。
力パス20に実質的に接続される被試験機器が2台以上
となることはなく、したがって被試験1幾器40o〜4
0nの機器アドレスが本実施例のように全て同じ値(W
A”)であっても何ら問題とならない。勿諭、各被試験
+a器40o〜40nの、(′A器子アドレス異なって
いても溝わ々い。ただし、各被試験機器40o〜40n
の中にインタフェース33の機器アドレス(fXl)と
同じ値の機器アドレスをもつものがないようにしておく
必惨はある。
次に第2図を参照して本発明の他の実施例を説明する。
なお、第1図と同一部分には同−符号を付して詳細な説
明を省略する。第21Aにおいて、110は(CPU
t oとは別に用(8)された)CPU(コントローラ
でもよい)、120はCPU 11θの入出力パスであ
る。本実施例においては、パス切換装置30のインタフ
ェース33は(前記実証例のようにCPU I oの入
出力)々ス2oでなく)CPUJJ(7の入出力パス1
20に接続されている。しかしてパス切換用のコマンド
はCPU J J oから入出カバ、スフ20経由でイ
ンタフェース33に転送される。インタフェース33の
F/F J 2 iに対するセット/リセット動作はm
l M己実権例と同じである。また、CPU10につい
ても、パス切1実用のコマンドを送出しない点を除くと
、被試験jl a 4 o tに対するテスト動作につ
いての基本動作は前記実施例と同じである。ただし、ポ
ートiの切換えタイミングを判…■するためにCPU
10とCPU x J 。
明を省略する。第21Aにおいて、110は(CPU
t oとは別に用(8)された)CPU(コントローラ
でもよい)、120はCPU 11θの入出力パスであ
る。本実施例においては、パス切換装置30のインタフ
ェース33は(前記実証例のようにCPU I oの入
出力)々ス2oでなく)CPUJJ(7の入出力パス1
20に接続されている。しかしてパス切換用のコマンド
はCPU J J oから入出カバ、スフ20経由でイ
ンタフェース33に転送される。インタフェース33の
F/F J 2 iに対するセット/リセット動作はm
l M己実権例と同じである。また、CPU10につい
ても、パス切1実用のコマンドを送出しない点を除くと
、被試験jl a 4 o tに対するテスト動作につ
いての基本動作は前記実施例と同じである。ただし、ポ
ートiの切換えタイミングを判…■するためにCPU
10とCPU x J 。
とは同期がとられている。これは、信号ライン13θを
介して行なわれる。
介して行なわれる。
ガお、前記実施例では、入出力・々スに接続される1幾
器の試j倹に適用されるパス切換装置について説明した
が、メモリパスに後続される機器、・更にはインタフェ
ースとデバイス間を結合する)ぐスなどに接続される機
器にも応用できることは勿論である。
器の試j倹に適用されるパス切換装置について説明した
が、メモリパスに後続される機器、・更にはインタフェ
ースとデバイス間を結合する)ぐスなどに接続される機
器にも応用できることは勿論である。
以上詳述したように本発明によれば以下に列挙される作
用効果を奏することができる。
用効果を奏することができる。
■ パスに接続されている複数のトライステートダート
の任意の1つを選択的に制阻できるので、これら各トラ
イステー)f−)にそれぞれ被試験機器を接続しておく
ことで、これらの被試験機器の1つを選択的かつ自動的
にパスに接続できる。すなわち、人手の介入なしに被試
験機器のパスに対する接続切換えが行なえる。
の任意の1つを選択的に制阻できるので、これら各トラ
イステー)f−)にそれぞれ被試験機器を接続しておく
ことで、これらの被試験機器の1つを選択的かつ自動的
にパスに接続できる。すなわち、人手の介入なしに被試
験機器のパスに対する接続切換えが行なえる。
(め 各トライステートゲートにそれぞれ接続された被
試験機器の1つだけがヌパ択的にパス接続されるので、
各被試験機器の載器アドレスが全て同じ値であっても何
ら問題とならない。
試験機器の1つだけがヌパ択的にパス接続されるので、
各被試験機器の載器アドレスが全て同じ値であっても何
ら問題とならない。
したがって破滅d機器の機器アfレス切侯作業が不要と
なり、被試験機器が本来もっている機器アrレスをその
まま用いることができる。
なり、被試験機器が本来もっている機器アrレスをその
まま用いることができる。
■ 各トライステートゲートを順次オン/オフ制碗する
ことにより複数の被試験機器に対する試験を自動的にか
つ連続して行なうことができる。すなわち、いわゆる同
時多台試験が可能となる。
ことにより複数の被試験機器に対する試験を自動的にか
つ連続して行なうことができる。すなわち、いわゆる同
時多台試験が可能となる。
第1図は本発明の一実施例を示すブロック図、第2図は
本発明の他の実施例を示すブロック図である。
本発明の他の実施例を示すブロック図である。
Claims (1)
- パスと被試験機器との接続/切離しを行なう複数のトラ
イステートゲートと、これら各トライステー)r−トに
1対1対応で設けられ、対応するトライステートダート
を制11)11 fるフリップフロップと、上位装置か
らのコマンドを解読し、当該コマンドで指定されている
1つの上記フリップフロップをセット/リセットするイ
ンク、フェースとを具備することを特徴とするパス接続
機器試験用自動パス切換装置、
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57156152A JPS5945563A (ja) | 1982-09-08 | 1982-09-08 | バス接続機器試験用自動バス切換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57156152A JPS5945563A (ja) | 1982-09-08 | 1982-09-08 | バス接続機器試験用自動バス切換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5945563A true JPS5945563A (ja) | 1984-03-14 |
Family
ID=15621478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57156152A Pending JPS5945563A (ja) | 1982-09-08 | 1982-09-08 | バス接続機器試験用自動バス切換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5945563A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4748843A (en) * | 1985-11-15 | 1988-06-07 | Dr. Ing. H.C.F. Porsche Aktiengesellschaft | Diagnostic system for a motor vehicle |
JPS6479834A (en) * | 1987-06-02 | 1989-03-24 | Texas Instruments Inc | Logical circuit having individually testable logic module |
US5161162A (en) * | 1990-04-12 | 1992-11-03 | Sun Microsystems, Inc. | Method and apparatus for system bus testability through loopback |
-
1982
- 1982-09-08 JP JP57156152A patent/JPS5945563A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4748843A (en) * | 1985-11-15 | 1988-06-07 | Dr. Ing. H.C.F. Porsche Aktiengesellschaft | Diagnostic system for a motor vehicle |
JPS6479834A (en) * | 1987-06-02 | 1989-03-24 | Texas Instruments Inc | Logical circuit having individually testable logic module |
US5161162A (en) * | 1990-04-12 | 1992-11-03 | Sun Microsystems, Inc. | Method and apparatus for system bus testability through loopback |
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