JPS5945563A - バス接続機器試験用自動バス切換装置 - Google Patents
バス接続機器試験用自動バス切換装置Info
- Publication number
- JPS5945563A JPS5945563A JP57156152A JP15615282A JPS5945563A JP S5945563 A JPS5945563 A JP S5945563A JP 57156152 A JP57156152 A JP 57156152A JP 15615282 A JP15615282 A JP 15615282A JP S5945563 A JPS5945563 A JP S5945563A
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- Japan
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- path
- input
- equipment
- under test
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
゛〔発明の技術分野〕
本発明はＣＰＵの入出力パスに接続される（幾器など各
棟の）４スに接続して１史用される機器をパスを介して
試験する場合延好Ｊ薗するパス接続（飛器試喉用自・助
パス切８疲１直に１関する。
棟の）４スに接続して１史用される機器をパスを介して
試験する場合延好Ｊ薗するパス接続（飛器試喉用自・助
パス切８疲１直に１関する。
一般にパス接続機器、例えば゛α子計ｕ １７４システ
ムに使用される入出力機器を試験するには、被試験機器
をＣＰＵの入出力パスに１′１２恍する必要がある。し
かして、テストプログラムを走行させ、入出力パスを介
して被試験機器である入出力機器を試験する。そして、
１台の試ｊ倹が終了すると該当イ・、定器が入出力パス
から収りはずされ、別の被試験（幾器が当該入出力パス
に接続され、この別の機器について試験が行なわれる。
ムに使用される入出力機器を試験するには、被試験機器
をＣＰＵの入出力パスに１′１２恍する必要がある。し
かして、テストプログラムを走行させ、入出力パスを介
して被試験機器である入出力機器を試験する。そして、
１台の試ｊ倹が終了すると該当イ・、定器が入出力パス
から収りはずされ、別の被試験（幾器が当該入出力パス
に接続され、この別の機器について試験が行なわれる。
このような被試験機器の切１奥えは人手によって行なわ
れており、作業性に乏しい欠点があった。
れており、作業性に乏しい欠点があった。
一方、機器によっては入出力パスに数台同時に接続で考
るものもあるが、この場合には必ず全ての４４：チアド
レスが異なるものとなるようにしな（すればならず、シ
ョートピンの１妾続ワイヤラツピング等の煩雑な作業が
必要となる欠点があった。
るものもあるが、この場合には必ず全ての４４：チアド
レスが異なるものとなるようにしな（すればならず、シ
ョートピンの１妾続ワイヤラツピング等の煩雑な作業が
必要となる欠点があった。
本発明は上記事情に楡みてなされたものでその目的は、
複数の被試験機器の一つを選択的かつ自助的にパスに接
続でき、しかも１幾器試喉にあっては各被試験機器に対
する殴器アドレスの切換えが不要となるパス接続機器試
、・横用自！ＩＭ１パス切塵装置を提供することにある
う 〔発明の（ｌ！！要Ｊ 本発明は被試験機器を従来のように１１接バスに接続せ
ずに、トライステートゲートを介してパスに接続するよ
うにしている。このため本発明では、複数のトライステ
ートｒ−）に１対１対応で７リツプフロツゾを設け、上
位装置からのコマンドを解読するインタフェースにより
複数のフリップフロップのうちの１つをセット／リセッ
トすることによって対応するトライステートゲートを制
（財）せしめ、対応する被試、城機器とパスとの接続／
切離しを選択的に行なうようにしている。
複数の被試験機器の一つを選択的かつ自助的にパスに接
続でき、しかも１幾器試喉にあっては各被試験機器に対
する殴器アドレスの切換えが不要となるパス接続機器試
、・横用自！ＩＭ１パス切塵装置を提供することにある
う 〔発明の（ｌ！！要Ｊ 本発明は被試験機器を従来のように１１接バスに接続せ
ずに、トライステートゲートを介してパスに接続するよ
うにしている。このため本発明では、複数のトライステ
ートｒ−）に１対１対応で７リツプフロツゾを設け、上
位装置からのコマンドを解読するインタフェースにより
複数のフリップフロップのうちの１つをセット／リセッ
トすることによって対応するトライステートゲートを制
（財）せしめ、対応する被試、城機器とパスとの接続／
切離しを選択的に行なうようにしている。
以下、本発明の一冥Ｈｉｄ例を図面を珍１ｊ、αして説
明する、第１図は本発明のパスｉ妾続機器試荻用自動パ
ス切換装置（以下 １４にパス切開装置と称する）川辺
の機成を示すものである。図中、１０はＣＰＵ（演葬制
画装置１べ）、２θはＣＰＵの入出力パス、３０はパス
切ＦＤ ’Ａ ｔｅ−である。パス切換装置３０はトラ
イステートゲート（以下、Ｇと称する）３１ｏ〜、？
Ｉ ｎと、フリップフロップ（以下、Ｆ、／Ｆと称する
）３２６〜３２ｎと、インタフェース３３とを有してい
る。０３１１〜３１ｎは入出力パス２０のポルトＯ〜ｎ
に１対１対（，６で接続されている。Ｆ／Ｆ３２゜〜３
２ｎは入出力パス２０のボートＯ〜ｎ１すなわち０３１
．〜３１ｎに１対１対応で設けられ、セット／リセット
に応じて０３１ｏ〜３１ｎのｆ−）の開閉を制ｆｉ［Ｉ
Ｔるものである。インタフェース３３は人出力パス２ｏ
Ｋ借、涜されるパス切Ｒ’Ａ ”？Ｗ ［４） 、９０
のインタフェースである。インタフェース３３には固有
の（＆ ＫＡアドレスｙ Ｘｙを有しているうインタフ
ェース３３はＣＰＵ１０からのパス切換え用のコマンド
を＋］ｌ ’ｒ（ｍしてＦ／Ｆ３２ｏ〜３２ｎの１つを
選択的にセット／リセットする＋’Ｊ ｕＦｔを有して
いる。４ｏｏ〜４０ｎは被試験機器であり、０３１６〜
３１ｎに１対１対応で接続されて使用（試験）される。
明する、第１図は本発明のパスｉ妾続機器試荻用自動パ
ス切換装置（以下 １４にパス切開装置と称する）川辺
の機成を示すものである。図中、１０はＣＰＵ（演葬制
画装置１べ）、２θはＣＰＵの入出力パス、３０はパス
切ＦＤ ’Ａ ｔｅ−である。パス切換装置３０はトラ
イステートゲート（以下、Ｇと称する）３１ｏ〜、？
Ｉ ｎと、フリップフロップ（以下、Ｆ、／Ｆと称する
）３２６〜３２ｎと、インタフェース３３とを有してい
る。０３１１〜３１ｎは入出力パス２０のポルトＯ〜ｎ
に１対１対（，６で接続されている。Ｆ／Ｆ３２゜〜３
２ｎは入出力パス２０のボートＯ〜ｎ１すなわち０３１
．〜３１ｎに１対１対応で設けられ、セット／リセット
に応じて０３１ｏ〜３１ｎのｆ−）の開閉を制ｆｉ［Ｉ
Ｔるものである。インタフェース３３は人出力パス２ｏ
Ｋ借、涜されるパス切Ｒ’Ａ ”？Ｗ ［４） 、９０
のインタフェースである。インタフェース３３には固有
の（＆ ＫＡアドレスｙ Ｘｙを有しているうインタフ
ェース３３はＣＰＵ１０からのパス切換え用のコマンド
を＋］ｌ ’ｒ（ｍしてＦ／Ｆ３２ｏ〜３２ｎの１つを
選択的にセット／リセットする＋’Ｊ ｕＦｔを有して
いる。４ｏｏ〜４０ｎは被試験機器であり、０３１６〜
３１ｎに１対１対応で接続されて使用（試験）される。
本寿施例の被試験機器４０６〜４０ｎは、本来の１小用
形態において入出力パスに直接接続される入出力インタ
フェース等の機器である。被試験（表器４００〜４０ｎ
は固有のイ浅器アドレス“ＡＩを何している。
形態において入出力パスに直接接続される入出力インタ
フェース等の機器である。被試験（表器４００〜４０ｎ
は固有のイ浅器アドレス“ＡＩを何している。
次に第１図の溝Ｉ戊の動作を説明する。１幾４試）楔に
際し、まずＣＰＵ １０から１幾器アドレス”Ｘ５のイ
ンタフェース３３に対し、ボー ） ｉ （ｉ ＝０〜
ｎ）の０３１１のダートを開くためのバス切換Ｉ旧コマ
ンドが入出力パス２ｏ経由で転送される。インタフェー
ス３３は当該コマンドを解読してボー）ｉ（のＧ、ｙｚ
ｉ）に対応するＦ’／Ｆ３２ ｉをセットする。このと
き、２つ以上のＦ／Ｆが同時にセットされることが々い
ようになっている。Ｆ／Ｆ ｓ ２ｉがセットすると対
応するＧ３１ｉのダートが開き、これにより被試験機器
４０１が入出力パス２０のボー）ｉＫ選択的に桜硯され
ることになる。
際し、まずＣＰＵ １０から１幾器アドレス”Ｘ５のイ
ンタフェース３３に対し、ボー ） ｉ （ｉ ＝０〜
ｎ）の０３１１のダートを開くためのバス切換Ｉ旧コマ
ンドが入出力パス２ｏ経由で転送される。インタフェー
ス３３は当該コマンドを解読してボー）ｉ（のＧ、ｙｚ
ｉ）に対応するＦ’／Ｆ３２ ｉをセットする。このと
き、２つ以上のＦ／Ｆが同時にセットされることが々い
ようになっている。Ｆ／Ｆ ｓ ２ｉがセットすると対
応するＧ３１ｉのダートが開き、これにより被試験機器
４０１が入出力パス２０のボー）ｉＫ選択的に桜硯され
ることになる。
ＣＰ’Ｕ２０はインタフェース３３によるＦ／Ｆ３２
ｉに対するセット動作が終了すると、選ばれたポートｉ
に接続されている被試験機器４ｏｔに対してテストを開
始する。ＣＰＵ １ｏは以上の動作を、ｉを０〜ｎまで
変えながら繰り返す。
ｉに対するセット動作が終了すると、選ばれたポートｉ
に接続されている被試験機器４ｏｔに対してテストを開
始する。ＣＰＵ １ｏは以上の動作を、ｉを０〜ｎまで
変えながら繰り返す。
この場合、ｎ台の被試験機器４０８〜４０ｎのうち入出
力パス２０に実質的に接続される被試験機器が２台以上
となることはなく、したがって被試験１幾器４０ｏ〜４
０ｎの機器アドレスが本実施例のように全て同じ値（Ｗ
Ａ”）であっても何ら問題とならない。勿諭、各被試験
＋ａ器４０ｏ〜４０ｎの、（′Ａ器子アドレス異なって
いても溝わ々い。ただし、各被試験機器４０ｏ〜４０ｎ
の中にインタフェース３３の機器アドレス（ｆＸｌ）と
同じ値の機器アドレスをもつものがないようにしておく
必惨はある。
力パス２０に実質的に接続される被試験機器が２台以上
となることはなく、したがって被試験１幾器４０ｏ〜４
０ｎの機器アドレスが本実施例のように全て同じ値（Ｗ
Ａ”）であっても何ら問題とならない。勿諭、各被試験
＋ａ器４０ｏ〜４０ｎの、（′Ａ器子アドレス異なって
いても溝わ々い。ただし、各被試験機器４０ｏ〜４０ｎ
の中にインタフェース３３の機器アドレス（ｆＸｌ）と
同じ値の機器アドレスをもつものがないようにしておく
必惨はある。
次に第２図を参照して本発明の他の実施例を説明する。
なお、第１図と同一部分には同−符号を付して詳細な説
明を省略する。第２１Ａにおいて、１１０は（ＣＰＵ
ｔ ｏとは別に用（８）された）ＣＰＵ（コントローラ
でもよい）、１２０はＣＰＵ １１θの入出力パスであ
る。本実施例においては、パス切換装置３０のインタフ
ェース３３は（前記実証例のようにＣＰＵ Ｉ ｏの入
出力）々ス２ｏでなく）ＣＰＵＪＪ（７の入出力パス１
２０に接続されている。しかしてパス切換用のコマンド
はＣＰＵ Ｊ Ｊ ｏから入出カバ、スフ２０経由でイ
ンタフェース３３に転送される。インタフェース３３の
Ｆ／Ｆ Ｊ ２ ｉに対するセット／リセット動作はｍ
ｌ Ｍ己実権例と同じである。また、ＣＰＵ１０につい
ても、パス切１実用のコマンドを送出しない点を除くと
、被試験ｊｌ ａ ４ ｏ ｔに対するテスト動作につ
いての基本動作は前記実施例と同じである。ただし、ポ
ートｉの切換えタイミングを判…■するためにＣＰＵ
１０とＣＰＵ ｘ Ｊ 。
明を省略する。第２１Ａにおいて、１１０は（ＣＰＵ
ｔ ｏとは別に用（８）された）ＣＰＵ（コントローラ
でもよい）、１２０はＣＰＵ １１θの入出力パスであ
る。本実施例においては、パス切換装置３０のインタフ
ェース３３は（前記実証例のようにＣＰＵ Ｉ ｏの入
出力）々ス２ｏでなく）ＣＰＵＪＪ（７の入出力パス１
２０に接続されている。しかしてパス切換用のコマンド
はＣＰＵ Ｊ Ｊ ｏから入出カバ、スフ２０経由でイ
ンタフェース３３に転送される。インタフェース３３の
Ｆ／Ｆ Ｊ ２ ｉに対するセット／リセット動作はｍ
ｌ Ｍ己実権例と同じである。また、ＣＰＵ１０につい
ても、パス切１実用のコマンドを送出しない点を除くと
、被試験ｊｌ ａ ４ ｏ ｔに対するテスト動作につ
いての基本動作は前記実施例と同じである。ただし、ポ
ートｉの切換えタイミングを判…■するためにＣＰＵ
１０とＣＰＵ ｘ Ｊ 。
とは同期がとられている。これは、信号ライン１３θを
介して行なわれる。
介して行なわれる。
ガお、前記実施例では、入出力・々スに接続される１幾
器の試ｊ倹に適用されるパス切換装置について説明した
が、メモリパスに後続される機器、・更にはインタフェ
ースとデバイス間を結合する）ぐスなどに接続される機
器にも応用できることは勿論である。
器の試ｊ倹に適用されるパス切換装置について説明した
が、メモリパスに後続される機器、・更にはインタフェ
ースとデバイス間を結合する）ぐスなどに接続される機
器にも応用できることは勿論である。
以上詳述したように本発明によれば以下に列挙される作
用効果を奏することができる。
用効果を奏することができる。
■ パスに接続されている複数のトライステートダート
の任意の１つを選択的に制阻できるので、これら各トラ
イステー）ｆ−）にそれぞれ被試験機器を接続しておく
ことで、これらの被試験機器の１つを選択的かつ自動的
にパスに接続できる。すなわち、人手の介入なしに被試
験機器のパスに対する接続切換えが行なえる。
の任意の１つを選択的に制阻できるので、これら各トラ
イステー）ｆ−）にそれぞれ被試験機器を接続しておく
ことで、これらの被試験機器の１つを選択的かつ自動的
にパスに接続できる。すなわち、人手の介入なしに被試
験機器のパスに対する接続切換えが行なえる。
（め 各トライステートゲートにそれぞれ接続された被
試験機器の１つだけがヌパ択的にパス接続されるので、
各被試験機器の載器アドレスが全て同じ値であっても何
ら問題とならない。
試験機器の１つだけがヌパ択的にパス接続されるので、
各被試験機器の載器アドレスが全て同じ値であっても何
ら問題とならない。
したがって破滅ｄ機器の機器アｆレス切侯作業が不要と
なり、被試験機器が本来もっている機器アｒレスをその
まま用いることができる。
なり、被試験機器が本来もっている機器アｒレスをその
まま用いることができる。
■ 各トライステートゲートを順次オン／オフ制碗する
ことにより複数の被試験機器に対する試験を自動的にか
つ連続して行なうことができる。すなわち、いわゆる同
時多台試験が可能となる。
ことにより複数の被試験機器に対する試験を自動的にか
つ連続して行なうことができる。すなわち、いわゆる同
時多台試験が可能となる。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の他の実施例を示すブロック図である。
本発明の他の実施例を示すブロック図である。
Claims (1)
- パスと被試験機器との接続／切離しを行なう複数のトラ
イステートゲートと、これら各トライステー）ｒ−トに
１対１対応で設けられ、対応するトライステートダート
を制１１）１１ ｆるフリップフロップと、上位装置か
らのコマンドを解読し、当該コマンドで指定されている
１つの上記フリップフロップをセット／リセットするイ
ンク、フェースとを具備することを特徴とするパス接続
機器試験用自動パス切換装置、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156152A JPS5945563A (ja) | 1982-09-08 | 1982-09-08 | バス接続機器試験用自動バス切換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156152A JPS5945563A (ja) | 1982-09-08 | 1982-09-08 | バス接続機器試験用自動バス切換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945563A true JPS5945563A (ja) | 1984-03-14 |
Family
ID=15621478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57156152A Pending JPS5945563A (ja) | 1982-09-08 | 1982-09-08 | バス接続機器試験用自動バス切換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945563A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748843A (en) * | 1985-11-15 | 1988-06-07 | Dr. Ing. H.C.F. Porsche Aktiengesellschaft | Diagnostic system for a motor vehicle |
| JPS6479834A (en) * | 1987-06-02 | 1989-03-24 | Texas Instruments Inc | Logical circuit having individually testable logic module |
| US5161162A (en) * | 1990-04-12 | 1992-11-03 | Sun Microsystems, Inc. | Method and apparatus for system bus testability through loopback |
-
1982
- 1982-09-08 JP JP57156152A patent/JPS5945563A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748843A (en) * | 1985-11-15 | 1988-06-07 | Dr. Ing. H.C.F. Porsche Aktiengesellschaft | Diagnostic system for a motor vehicle |
| JPS6479834A (en) * | 1987-06-02 | 1989-03-24 | Texas Instruments Inc | Logical circuit having individually testable logic module |
| US5161162A (en) * | 1990-04-12 | 1992-11-03 | Sun Microsystems, Inc. | Method and apparatus for system bus testability through loopback |
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