JPS5944131A - エコ−キヤンセラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は二線四線変換点におけるインピーダンス不整合
により発生するエコーを消去するエコーキャンセラの改
良に関する。

一般の電話回線は二線回線と四線回線とから構成されて
いる。両回線の変換点にはノ１イブリッド回路が用いら
れている。しかし、ハイブリッド回路テノインピーダン
スの完全な整合か難しいため反射が生じ、受話信号の一
部が送話側に漏れ出しこれが長距離回線ではエコーとな
って会話の障害となる。

このようなエコー現象に対拠する為、既にエコーサプレ
ッサあるいはエコーキャンセラが用いられている。前者
はハード的に簡単ではあるが、スイッチング動作による
音声の切断が生ずるという問題点がある。一方、後者は
スイッチング動作を含まないため本質的に特性が優れて
いるが、演算量が多いため、装置規模がかなり大きくな
る。

この点について以下に具体的に説明する。

第１図は従来のエコーキャンセラの構成を示す図である
。遠端加入者からの信号（４線側受信信号）は端子ｌお
よび２を通してハイブリッド回路５及び近端加入者６に
伝えられる。近端加入者６からの信号はハイブリッド回
路５を介して端子３に入り端子４から遠端加入者へ送信
される。受信信号の一部はハイブリッド回路５から送信
側へ漏れる。この漏れがエコーとなる。本図においては
簡単化のためアナログ信号とティジタル信号の区別を行
っていないか、エコーキャンセラ内ではディジタル処理
を行うため、受信信号と送信信号はディジタル化されて
いるものとして説明を続ける。

あるサンプリング時刻前に入力された受信信号ＸｊはＸ
メモリ１０に格納される。サンプリング周波数は８　Ｋ
Ｈｚである。Ｘメモ１月０には過去のＮサンプルの受信
信号が記憶されている。Ｘメモ１月０はサンプリング時
刻前に記憶しているＮ個のテークのシフトを行なう。こ
の際にデータのシフトは受信信号ＸＪがＸメモｌ）　１
０に格納される以前に終了していなければならない。ス
イッチ８ｏはメモ’ＪＩＯの入力信号を切りかえる（入
力信号Ｘｊかシフトデータか）動作をする。パワーサム
計算回路９ｏはＸメモリに格納されているＮ個のデータ
（、ｘｊ〜Ｘｒ−Ｎ＋１）を用いてサンプル時刻毎に次
式の計算を行なう。

今、１時刻のパワーサム計算値をｐとするととなる。ｐ
の値は修正１計算回路６ｏへ出方されイレ正量の計算に
使用される。

端子２からハイブリッド回路５を通り、端子３に至るま
での径路を反響路と呼ぶ。反響路の特性はインパルス応
答として求められＨメモＩＪ　２０に格剣されている。

ＨメモＩＪ　２０の内容にり。−ｈＮ−１と記号をつけ
る。Ｈメモリ２ｏの内容と修正量計算回路６０の出力値
とは加算器７０で加算され加算結果が再びＨメモリ２０
に格納されるとともに乗算器３ｏにおいてはＸメモリの
内容（ｘｌ　−ＸＩ−Ｎ＋Ｉ　）と前述の加算器７０出
力とかかけあわされ、さらに総和回路４０で積分される
。つまり、総和回路４０の出力令は次式であられせる。

減算器５０は端子３から入力された４線側送信信号−△ ｙ、かｂＹｊを差し引き、消去残差ｅ、を作り出す。

反響路のインパルス応答が完全に推定されている場合は
ｅ、＝０となるが、推定が不十分の場合にはｅｔ　４０
となる。ｅｌは修正量計算回路６０に入力される。修正
量計算回路６０は例えば次式に従ってＨメモリ２０の内
容に対する修正量の計算を行なう。

Δ１１．−　　ｇｏ　（：；　ｓχｊ　−ｉ／　ｆ）　
　　　　　−（３）ここでΔｈ、はＨメモリ２０におけ
るｉ番目の内容り。

に関する修正量である。ｘ、、はＸメモリー０における
ｉ番目の内容である。又、ｐ、は前述の（１）式で示し
た値であり、ｇは修正ゲインで正の微小量を用いる。

以上説明したエコーキャンセラにおいては、遅延時間の
長いエコーを打ち消すことはエコーキャンセラに用いろ
回路素子の動作速度及び回路構成上困難であるきいう欠
点があった。つまり、遅延時間の長いエコーを打ち消す
ためには長い時間にわたるインパルス応答を推定する必
要があり、　Ｉｆメモリのタップ数Ｎは大きな値とな２
・。例えば国際通信等でエコーの遅延時間が３２ｒｎｓ
ｃｃであったとすれは、Ｈメモリのタップ数はサンプリ
ング周波数が８ＫＨｚの場合に２５６次必要となる。

今、エコーキャンセラ全体の演算量を考えてみると、゛
前記（＋）　、　（２１、（３）式の演訴伝でほぼ法談
る。

Ｉ（メモリのタップ数をＮとすると（］）　、　（２）
　、　（３）式共に掛は算Ｎ回、加算Ｎ回を必要とする
ので金体では川・けＷ２Ｎ回、加算３Ｎ回を必要とする
。従ってタップ数Ｎか大きな場合には演算Ｙはがなり多
く装置構成が非常に複雑化する。

最近、各社からシグナルプロセッサと呼はれる信号処理
用のＬＳＩチップが発表されている。以降ではこれをＳ
Ｐと略称する。ＳＰはＡＬＵ、乗算器、プログラムメモ
リ、データメモリを備えており、プログラム制御により
信号処理演算を行なわせることができる。このＳＰを使
用することによって回路規模を小さくすることは期待で
きるが、タップ数の大きなエコーキャンセラを実現する
ことは演算量的に不可能であるという欠点があった。

本発明の目的はタップ数の大きなエコーキャンセラを簡
単な装置構成で実現することにある。

本発明によれば受信信号を格納するＸメモリと反響路の
インパルス応答推定値を格納するＨメｉりと前記Ｘメモ
リ及び前記Ｈメモリとの両者のたたみこみ計算を行なう
積和計算回路と４線側送信信号と前記積和計算回路との
差分値であるエコー消去残差を計算し外部へ出力する減
算回路と前記Ｘメモリ格納信号の２乗積分値を計算する
２乗積分計算回路とを有し、前記エコー消去残差と前記
２乗積分計算回路の出力値と前記Ｘメそり格納信号とを
用いて前キロエコー消去残差を小さくするようにＨメモ
リの内容を逐次的に修正するエコーキャンセラにおいて
、前記２乗積分計算回路は、前記Ｘメモリに格納された
信号のうち最も新しい時刻の信号の２乗値と最も古い時
刻の信号の２乗値との差をサンプル時刻毎に積分する第
１の積分計算回路と前記Ｘメモリに格納された信号の２
乗値をサンプル時刻毎にあらかじめ定められたサンプル
数だけあらかじめ定められた時間にわたって積分する第
２の積分計算回路とを含み、前記第２の積分計算回路の
計算結果をあらかじめ定められたサンプル時刻毎に前記
第１の積分計算回路−＼移すようにしたことを特徴とす
るエコーキャンセラが得られる。

次に図面を参照して本発明の詳細な説明する。

第２図は本発明の一実施例を示すブロック図である。図
において第１図と同一番号の構成要素は第１図と同じ動
作をする。構成要素１００は本発明によって改良が加え
られたパワーサム計算回路であり、ここではこの回路を
中心に説明を行なう。

パワーサム計算回路１００はサンプル時刻毎にＸメモ１
月Ｏからｘ、及びＸ、−８を入力し、前記（１）式のか
わりに次式の演算を行なう。但しＮはエコーキャンセラ
のタップ数を表わす。

ｐ５．二ｐｉ−１＋ｘｒ　−ｘｊ　−Ｎ　　　　　　　
　（４）ここでｐはｊサンプル時刻のパワーサム値を示
し」 ており、サンプル時刻毎に（４）式の演算はくり返され
る。（４）式の計算に必要な演算量はサンプル時刻当り
掛は算２回と加算１回、減算１回でよ＜、（１）式の演
算量に比べてはるかに少ない。しかじなから（４）式の
計算では、ｐ、の初期値ｐ。の選び方及び有限ビット演
算に起因する演算誤差あるいはノイズに起因するハード
的な誤りによってｐｌの値が正しく求まらないことがあ
り、このような誤りが発生すると、誤りの影響は永久に
消えないという問題がある。このような問題点を解決す
るために、パワーサム計算回路１００では誤りの影響を
一定時間毎にリセフトするように更に次の計算を行なっ
てい今、ｒサンプル時刻に１度、ｘ、の２乗計算を行な
うようにすれば、Ｎ次分の計算を完了するためにはＮサ
ンプル時刻を必要とする。

（５）式の計算が完了した時刻に、求まったｐ′の値を
（４）式のｐ、に代入し、ｐ′の値を０にクリアするよ
うにすれば、ｐ、における誤りの影響をＮサンプル時刻
毎にリセッ１−することができる。この場合、（５）式
の計算による演算量の増加は、サンプル時刻当り掛は算
１回と加算１回である。従ってパ“ノー井較してはるか
に少ないという効果がある。

第３図は以上説明したパワーサム計算回路１００の一構
成例を示したブロック図である。図においてスイッチ１
２０１は２乗計算回路１１０の入力信号の選択を行ない
、あるサンプル時刻に異なったタイミングでＸ及びＸＩ
−Ｎを１１０へ出力する。２乗計算回路１１０はｘ、２
及びＸｔ　ｒ；を計算し出力する。スイッチ１２０２は
ｘ、２を加算回路１４０へ出力しＸＩ　−Ｎ’を符号反
転回路１３０へ出力する。制御回路２１０はスを加算し
、結果（Ｘ　ｒ’　　Ｘ　］　−Ｎ　）を加算回路１５
０へ出力する。レジスター９０には（４）式のｐが一時
待避されており、加算回路１５０によってｐ、の更新が
行なわれる。更新結果は端子２２０とスイッチ１８０２
へ出力される。

一方、レジスター６０には（５）式のｐ′が一時待避さ
れており、サンプル時刻毎に加算回路１７０によってｘ
　、２が加算され　ｐ／の更新が行なわれる。加算回路
１７０の出力には〆の更新結果が得られ、これはスイッ
チ１８０１と１８０２に出力される。スイッチ１８０１
と１８０２とは制御回路２００によって制御され、Ｎサ
ンプル時刻毎にスイッチ１８０１においてはレジスター
６０へＯが出力され、スイッチ１８０２においては加算
回路１７０の出力値ｐ′がレジスター９０へ出力される
。つまりこの時刻にレジスター６０の内容はクリアされ
、レジスター９０には（５）式のｐ′が格納されること
になる。又、それ以外のサンプル時刻ではレジスター６
０にはｐ′が出力され、レジスタ１９０にはｐ、の更新
値が出力される。

以上説明した構成を用いることにより、演Ｗ量を大幅に
減らすことができるので、タップ数の大きなエコーキャ
ンセラを実現できるという効果がある。

尚、本発明の構成をＳＰを用いたエコーキャンセラに適
用しても同様な効果が得られることは勿論である。

ところでエコーキャンセラの構成法として、特願昭５７
−０３２７７０号明細書において述べられているように
複数個のアダプティブフィルタを縦続に接続し、前記（
］、）　、　（２）　、　（３）式に示した演算を各々
のアダプティブフィルタにて分割して行なう方法がある
。このような場合にも各アダプティブフィルタに対して
本発明の方法を適用すれは、演算量の低減によって一層
、タップ数の大きなエコーキャンセラを実現できるとい
う効果がある。

本実施例の構成では（５）式においてｘｌの２乗計算を
１サンプル時刻に１度行なったか、必ずしもこのように
する必要はなく、１サンプル時刻に複数サンプル分の２
乗計算を行なってもよい。このようにすることによって
、ｐｊにおける誤りの影響を一層短い時間でリセットす
ることができる。

【図面の簡単な説明】

第１図は従来エコーキャンセラの構成を示すブロック図
、第２図は本発明の一実施例を示すブロック図、第３図
は第２図で示したパワーサム計算回路の一構成例を示す
ブロック図を、それぞれ示す。 図において、１０・・・Ｘメモリ、２０・・・Ｈメモリ
、３゜・・・乗算器、４０・・・総和回路、５０・・・
減算器、６０・・・修正量計算回路、７０・・・加算器
、８０・・・スイッチ、９０，１００・・・パワーサム
計算回路、１２０１　、１２０２　、１８０１　。 １８０２・・・スイッチ、１１０・・・２乗計算回路、
１３０・・・符号反転回路、１４０　、１５０　、１７
０・・・加算回路、１６０　。 １９０・・・レジスタ、２００　、２１０・・・制御回
路を、それぞれ示す。 ｆ　１　図 矛　　２　図 オ　　５　　図

Claims (1)

【特許請求の範囲】
1. 受信側信号を格納するＸメモリと反響路のインパルス応
   答推定値を格納するＨメモリと前記Ｘメモリ及び前記Ｈ
   メモリとの両者のたたみこみ計算を行なう積和計算回路
   と送信側信号と前記積和計算回路との差分値であるエコ
   ー消去残差を計算し外部へ出力する減算回路と前記Ｘメ
   モリ格納信号の２乗積分値を計算する２乗積分計算回路
   とを有し前記エコー消去残差と前記２乗積分計算回路の
   出力値と前記Ｘメモリ格納信号とを用いて前記エコー消
   去残差を小さくするようにＨメモリの内容を逐次的に修
   正するエコーキャンセラにおいて、前記２乗積分計算回
   路は前記Ｘメモリに格納された信号のうち最も新しい時
   刻の信号の２乗値と最も古い時刻の信号の２乗値との差
   をサンプル時刻毎に積分する第１の積分計算回路と前記
   Ｘメモリに格納された信号の２乗値をサンプル時刻毎に
   あらかじめ定められたサンプル数にわたって積分する第
   ２の積分計算回路とを含み前記第２の積分計算回路の計
   算結果をあらかじめ定められたサンプル時刻毎に前記第
   １の積分計算回路へ移すようにしたことを特徴とするエ
   コーキャンセラ。