JPS594316A - デ−タラツチ回路 - Google Patents
デ−タラツチ回路Info
- Publication number
- JPS594316A JPS594316A JP57113028A JP11302882A JPS594316A JP S594316 A JPS594316 A JP S594316A JP 57113028 A JP57113028 A JP 57113028A JP 11302882 A JP11302882 A JP 11302882A JP S594316 A JPS594316 A JP S594316A
- Authority
- JP
- Japan
- Prior art keywords
- mos
- input
- signal
- output
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、C−MOSを用いたデータラッチ回路に関す
るものであシ、その目的とするところは、出力データ信
号の立上シ反転および立下シ反転のうちいずれか一方が
り0ツクパルス信号に同期して変化するとともに、他方
が入力データ信号の反転時に同期して変化するようにし
たデータラッチ回路を簡単な回路構成で提供することに
ある。
るものであシ、その目的とするところは、出力データ信
号の立上シ反転および立下シ反転のうちいずれか一方が
り0ツクパルス信号に同期して変化するとともに、他方
が入力データ信号の反転時に同期して変化するようにし
たデータラッチ回路を簡単な回路構成で提供することに
ある。
以下、実施例について図を用いて説明する。第1図は本
発明一実施例を示すもので、(CIIXCIりはC−M
OSインバータ、(TtXT*)はMOSトランジスタ
であり、入力データ信号(Dりを反転する第lのC−M
OSインバータ(Ct、)の出力信号(Ql)を第1の
MOS l−ランジスタ(’r+)を介して第2のMO
Sインバータ(CIりに入力し、第1のMOS +−ラ
ンジスタ(T1)のゲートに第2のMOS l−ランジ
スタ(I2)を介してクロックパルス信号(Vc p
)を入力するとともに、第2のC−MOSインバータ(
CI2)の入力信号(Q2)を第2のMOSトランジス
タ(I2)のゲートに入力してあり、り0ツク回路(C
L)を構成する2個のMOS l−ランジスタ(TtX
TJは同一チセシネルのものであれば良く、P−MOS
%N−MOSのいずれでも良い。図中(Voo)(■s
s)は電源電圧、(IN)は入力端子、(CLK) i
j:りOツク端子、(otn”)は出力端子である。
発明一実施例を示すもので、(CIIXCIりはC−M
OSインバータ、(TtXT*)はMOSトランジスタ
であり、入力データ信号(Dりを反転する第lのC−M
OSインバータ(Ct、)の出力信号(Ql)を第1の
MOS l−ランジスタ(’r+)を介して第2のMO
Sインバータ(CIりに入力し、第1のMOS +−ラ
ンジスタ(T1)のゲートに第2のMOS l−ランジ
スタ(I2)を介してクロックパルス信号(Vc p
)を入力するとともに、第2のC−MOSインバータ(
CI2)の入力信号(Q2)を第2のMOSトランジス
タ(I2)のゲートに入力してあり、り0ツク回路(C
L)を構成する2個のMOS l−ランジスタ(TtX
TJは同一チセシネルのものであれば良く、P−MOS
%N−MOSのいずれでも良い。図中(Voo)(■s
s)は電源電圧、(IN)は入力端子、(CLK) i
j:りOツク端子、(otn”)は出力端子である。
いま、第2図はMOS トランジスタ(1゛θ(I2)
としてN −MOSを用いた場合におけるタイムチP−
トを示すもので、同図(a)はり0ツク端子(CLK)
に入力されるクロックパルス信号(vCp)、同図(b
)は入力端子(IN)に入力される入力ゲータ信号(■
1)、同図(C)はMOS ) 5 :/ジ2:51(
TI)ノゲート信号(Vo)、同図(ΦはC−MOSイ
ンバータ(CII)の出力信号(Qυ、同図(e) t
iり0・νり回路(CL)の出力信号すなわちC−MO
Sインバータ(crs)の入力信号(Qり、同図(f)
はC−MOSインバータ(ctt)から出力端子(OU
T)を介して出力される出力データ信号(Q、)である
。この場合、C−MOSインバータ(C1*)の入力信
号(可)がtXL n レベルのときにトランジスタ(
’l’l )のゲート信号(VG)は”H“レベルに固
定されることになって、C−MOSインバータ(CIり
の動作はりOツクパルス信号(Vcp)の変化に対して
無関係となる。したがって、出力データ信号(Q、)の
立上シ反転はりOツクパルス信号(Vcp)の立上りに
同期し、立下り反転は入力データ信号(DI)の立下シ
に同期して行なわれることになる。
としてN −MOSを用いた場合におけるタイムチP−
トを示すもので、同図(a)はり0ツク端子(CLK)
に入力されるクロックパルス信号(vCp)、同図(b
)は入力端子(IN)に入力される入力ゲータ信号(■
1)、同図(C)はMOS ) 5 :/ジ2:51(
TI)ノゲート信号(Vo)、同図(ΦはC−MOSイ
ンバータ(CII)の出力信号(Qυ、同図(e) t
iり0・νり回路(CL)の出力信号すなわちC−MO
Sインバータ(crs)の入力信号(Qり、同図(f)
はC−MOSインバータ(ctt)から出力端子(OU
T)を介して出力される出力データ信号(Q、)である
。この場合、C−MOSインバータ(C1*)の入力信
号(可)がtXL n レベルのときにトランジスタ(
’l’l )のゲート信号(VG)は”H“レベルに固
定されることになって、C−MOSインバータ(CIり
の動作はりOツクパルス信号(Vcp)の変化に対して
無関係となる。したがって、出力データ信号(Q、)の
立上シ反転はりOツクパルス信号(Vcp)の立上りに
同期し、立下り反転は入力データ信号(DI)の立下シ
に同期して行なわれることになる。
第8図はMOS t’ランジスタ(’I’t)(Tg)
としてP−MOSを用いた場合におけるタイムチャート
を示すもので、この場合、C−MOSインバータ(CI
O)の入力信号(Q2)が′S H“レベルのとき、M
OS l−ランジスタ(T、)のゲート信号(VG)が
ゝゝL″しベルに固定されることになって、C−MOS
インバータ(CIりの動作がクロックパルス信号(Vc
p)の変化に無関係となる。したがって、出力データ信
号(Q2)の立上シ反転は入力データ信号(Di)の立
上りに同期し、立下シ反転はクロックパルス信号(Vc
p)の立下に同期して行なわれ、第2図の場合と同期関
係が逆になる。
としてP−MOSを用いた場合におけるタイムチャート
を示すもので、この場合、C−MOSインバータ(CI
O)の入力信号(Q2)が′S H“レベルのとき、M
OS l−ランジスタ(T、)のゲート信号(VG)が
ゝゝL″しベルに固定されることになって、C−MOS
インバータ(CIりの動作がクロックパルス信号(Vc
p)の変化に無関係となる。したがって、出力データ信
号(Q2)の立上シ反転は入力データ信号(Di)の立
上りに同期し、立下シ反転はクロックパルス信号(Vc
p)の立下に同期して行なわれ、第2図の場合と同期関
係が逆になる。
本発明は上述のように入力ゲータ信号を反転する第1の
C−MOSインバータの出力信号を第1のMO5t−ラ
シジスタを介して第2のC−MOSインバータに入力し
、第1のMOSトランジスタのゲートに第2のMOSト
ランジスタを介してクロックパルス信号を入力するとと
もに第20C−MOSインバータの入力信号を第2のM
OS l−ランジスタのゲートに入力したものであシ、
出力データ信号の立上り反転および立下υ反転のうちい
ずれか一方がクロ・ンクパルス信号に同期して変化する
とともに、他方が入力データ信号の反転時に同期して変
化するようにしたデータラッチ回路を2個のC−MOS
インバータと、2個のMOS トランジスタにて形成で
き、回路構成が簡単になシ、種々のフリップ7099回
路に応用できるものである。
C−MOSインバータの出力信号を第1のMO5t−ラ
シジスタを介して第2のC−MOSインバータに入力し
、第1のMOSトランジスタのゲートに第2のMOSト
ランジスタを介してクロックパルス信号を入力するとと
もに第20C−MOSインバータの入力信号を第2のM
OS l−ランジスタのゲートに入力したものであシ、
出力データ信号の立上り反転および立下υ反転のうちい
ずれか一方がクロ・ンクパルス信号に同期して変化する
とともに、他方が入力データ信号の反転時に同期して変
化するようにしたデータラッチ回路を2個のC−MOS
インバータと、2個のMOS トランジスタにて形成で
き、回路構成が簡単になシ、種々のフリップ7099回
路に応用できるものである。
第1図は本発明一実施例の回路図、!@2図(a) −
(f)および第8図(a)〜(f)は同上の動作説明図
である(CI、XCI、)はC−MOSインバータ(T
1)、(Tりはトランジスタである。 代理人 弁理士 石 1)長 七
(f)および第8図(a)〜(f)は同上の動作説明図
である(CI、XCI、)はC−MOSインバータ(T
1)、(Tりはトランジスタである。 代理人 弁理士 石 1)長 七
Claims (1)
- (1)入カダ・−夕信号を反転する第10C−MOSイ
ンバータの出力信号を第1のMOS l−ランジスタを
介して第2のC−MOSインバータに入力し、第1のM
OS トランジスタのゲートに第2のMOS l’ラン
ジスタを介してクロックパルス信号を入力するとともに
第2のC−MOSインバータの入力信号を第2のMOS
トランジスタのゲートに入力して成るデータラッチ回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57113028A JPS594316A (ja) | 1982-06-30 | 1982-06-30 | デ−タラツチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57113028A JPS594316A (ja) | 1982-06-30 | 1982-06-30 | デ−タラツチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS594316A true JPS594316A (ja) | 1984-01-11 |
Family
ID=14601632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57113028A Pending JPS594316A (ja) | 1982-06-30 | 1982-06-30 | デ−タラツチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS594316A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10103716B2 (en) | 2016-08-19 | 2018-10-16 | Toshiba Memory Corporation | Data latch circuit |
DE212018000053U1 (de) | 2017-07-14 | 2019-01-14 | Murata Manufacturing Co., Ltd. | RFID-Etikett |
-
1982
- 1982-06-30 JP JP57113028A patent/JPS594316A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10103716B2 (en) | 2016-08-19 | 2018-10-16 | Toshiba Memory Corporation | Data latch circuit |
DE212018000053U1 (de) | 2017-07-14 | 2019-01-14 | Murata Manufacturing Co., Ltd. | RFID-Etikett |
DE112018000043T5 (de) | 2017-07-14 | 2019-05-02 | Murata Manufacturing Co., Ltd. | RFID-Etikett und RFID-Etikett-Verwaltungsverfahren |
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