JPS5941321B2 - voltage comparison circuit - Google Patents

Description

【発明の詳細な説明】 本発明は差動増幅器を用いた電圧比較回路に関する。[Detailed description of the invention] The present invention relates to a voltage comparison circuit using a differential amplifier.

差動増幅器を用いた電圧比較回路は二つある入力端子の
一方に基準電圧を与えておき、もう一方の入力端子に入
力信号を印加して入力信号が基準電圧より低いか高いか
と云う唯一つの判断をするものである。A voltage comparator circuit using a differential amplifier applies a reference voltage to one of two input terminals, and applies an input signal to the other input terminal to determine whether the input signal is lower or higher than the reference voltage. It is a matter of judgment.

これに対して本発明は入力信号が二つの基準電圧に対し
、その何れよりも低い、二つの基準電圧の中間である、
何れの基準電圧よりも高いと云つた複数の判断をなし得
る電圧比較回路を提供しようとするものである。In contrast, in the present invention, the input signal is lower than either of the two reference voltages, and is intermediate between the two reference voltages.
It is an object of the present invention to provide a voltage comparison circuit that can make multiple judgments such as which voltage is higher than any reference voltage.

こゝで基準電圧は二つに限られず一般的に複数とするこ
とができる。複数の基準電圧に対し入力信号が何れの範
囲に属するかを判定するには通常与えられた基準電圧が
異る複数の差動増幅器を用いる。Here, the number of reference voltages is not limited to two, but can generally be a plurality. In order to determine which range an input signal belongs to with respect to a plurality of reference voltages, a plurality of differential amplifiers that are given different reference voltages are usually used.

これに対し本発明では一つの回路を用いれば足りる。本
発明の他の目的は複数の基準電圧を夫々各別に設定する
ことなく、一つの基準電圧を設定すると他の基準電圧は
それより一定値だけ高い或は低い基準電圧が自動的に定
まるようになつている電圧比較回路を提供しようとする
ものである。In contrast, in the present invention, it is sufficient to use one circuit. Another object of the present invention is to set one reference voltage so that other reference voltages are automatically determined to be higher or lower by a certain value, without having to set a plurality of reference voltages individually. The present invention aims to provide a voltage comparator circuit that has a similar structure.

第１図は本発明の原理的な実施例を示す回路で、点線１
で囲んだ所が本発明に係る差動増幅器で、Ｑ７，Ｑ８は
出力用トランジスタであり、Ｐ１が信号入力端子、Ｐ２
が基準電圧入力端子である。この回路は一見トランジス
タＱ３とＱ１及びＱ３とＱ２とが夫々差動増幅器を構成
しているように見えるが、単に二つの同じ差動増幅器を
各々の一方のトランジスタを共通にしたと云うようなも
のではない。第１図に示す回路の構成及び動作を理解す
るためまず第６図に示す従来の電圧比較回路について説
明する。FIG. 1 is a circuit showing a principle embodiment of the present invention, and the dotted line 1
The part enclosed by is the differential amplifier according to the present invention, Q7 and Q8 are output transistors, P1 is a signal input terminal, and P2
is the reference voltage input terminal. At first glance, this circuit looks like transistors Q3 and Q1 and Q3 and Q2 each constitute a differential amplifier, but it is simply two identical differential amplifiers with one transistor in common. isn't it. In order to understand the configuration and operation of the circuit shown in FIG. 1, the conventional voltage comparator circuit shown in FIG. 6 will first be explained.

この回路でＱｌ，Ｑ３を同じ特件のトランジスタとし、
回路全体として定電流１が流れるようにＱｌ，Ｑ３の共
通エミツタ回路には定電流回路が挿入してある。トラン
ジスタＱｌ，Ｑ３のコレクタ負荷としてＱ４，Ｑ６が用
いられＱ４，Ｑ６はベース共通でＱ６はダイオード接続
されている。Ｑ４，Ｑ６が同特性とすると、両者のコレ
クタ電流は常に等しくなる。通常の能動域を利用する差
動増幅器では、両トランジスタの共通エミッタ回路及び
両トランジスタのコレクタ負荷には抵抗が用いられるが
、第６図の構成にすると、基準電圧の前後で回路の反転
が急峻に行われるので電圧比較回路としてより好適であ
り、本発明回路の理解も第６図の構成による方が容易で
ある。しかしながら本発明は本質的に第６図のような回
路構成であること要するものではなく、通常の差動増幅
器構成であつても実現可能である。第６図において、Ｑ
３のベースに基準電圧Ｅｓを与え、Ｑ１のベースに入力
信号Ｅを与える。In this circuit, Ql and Q3 are transistors with the same special characteristics,
A constant current circuit is inserted into the common emitter circuit of Ql and Q3 so that a constant current 1 flows through the entire circuit. Q4 and Q6 are used as collector loads of transistors Ql and Q3, Q4 and Q6 have a common base, and Q6 is diode-connected. If Q4 and Q6 have the same characteristics, their collector currents will always be equal. In a normal differential amplifier that uses the active range, a resistor is used for the common emitter circuit of both transistors and the collector load of both transistors, but with the configuration shown in Figure 6, the circuit inversion is steep around the reference voltage. The circuit of the present invention is more suitable for use as a voltage comparator circuit, and the circuit of the present invention is easier to understand with the configuration shown in FIG. However, the present invention does not essentially require the circuit configuration as shown in FIG. 6, and can be realized even with a normal differential amplifier configuration. In Figure 6, Q
A reference voltage Es is applied to the base of Q1, and an input signal E is applied to the base of Q1.

ＥがＥｓに等しい場合、Ｑｌ，Ｑ３のコレクタ電流は等
しくＩ／２である。ＥがＥｓより高くなると、Ｑ１のコ
レクタ電流はＩ／２より増加しようとするが、逆にＱ３
のコレクタ電流は１／２より減少しようとし、従つてＱ
４のコレクタ電流も減少しようとする。従つてＱ１のコ
レクタ電流はＩ／２より減少し、この状態においてＱ１
はＩ／２より余分の電流を流し得る状態にありながらＱ
４によつて電流が制限されているので飽和してＱ１のコ
レクタ電圧はＥ８よりも稍々低い電圧になつている。Ｅ
がＥｓより相当に低いときはＱ１は遮断状態にあり、Ｑ
３のコレクタ電流はＩであり、Ｑ４はＱ６と同じエミツ
タ電流が流れてしかもＱ１が遮断だからＱ１のコレクタ
電圧は電源電圧に略等しくなつている。次に第６図の回
路でＱ１のベースエミツタの接触面積がＱ３のそれの２
倍であるとする。When E is equal to Es, the collector currents of Ql and Q3 are equally I/2. When E becomes higher than Es, the collector current of Q1 tends to increase more than I/2, but conversely, Q3
The collector current of Q tends to decrease by more than 1/2, so Q
4's collector current also tends to decrease. Therefore, the collector current of Q1 decreases from I/2, and in this state, Q1
is in a state where more current than I/2 can flow, but Q
Since the current is limited by E8, the current is saturated and the collector voltage of Q1 becomes a voltage slightly lower than that of E8. E
When is considerably lower than Es, Q1 is in the cutoff state and Q
The collector current of Q3 is I, and since the same emitter current as Q6 flows through Q4 and Q1 is cut off, the collector voltage of Q1 is approximately equal to the power supply voltage. Next, in the circuit shown in Figure 6, the contact area of the base emitter of Q1 is 2 times that of Q3.
Suppose it is double.

この場合同一ベースエミツタ電圧においてはＱ１はＱ３
より２倍のエミツタ電流が流れることになり、Ｑ１とＱ
３のエミツタ電流を等しくするには後述する所によつて
Ｑ１のベースエミツタ問電圧をＱ３のそれより約１８ｍ
Ｖだけ低くしなければならない。そこで今の場合入力信
号ＥがＥ８−１８ｍＶのときＱｌ，Ｑ３のコレクタ電流
が等しく／２になり、以後Ｅがそれより高くなる範囲で
Ｑ１は導通状態で飽和していることになる。即ちこの場
合基準電圧はＥｓ−１８ｍＶと云うことになる。以上の
準備説明を終つて第１図に示す本発明の一実施例の説明
に戻る。第１図の回路でトランジスタＱｌ，Ｑ３は同じ
特性のものであり、Ｑ２はＱｌ，Ｑ３に比しベースエミ
ツタ接触面積が２倍だけ大きい。In this case, for the same base-emitter voltage, Q1 is Q3
Therefore, twice the emitter current will flow, and Q1 and Q
In order to equalize the emitter currents of Q3, the base emitter voltage of Q1 should be approximately 18 m higher than that of Q3, as described later.
Only V must be lowered. Therefore, in this case, when the input signal E is E8-18 mV, the collector currents of Ql and Q3 are equal to /2, and thereafter Q1 is saturated in a conductive state in the range where E becomes higher than that. That is, in this case, the reference voltage is Es-18mV. After completing the above preparatory explanation, we will return to the explanation of one embodiment of the present invention shown in FIG. In the circuit of FIG. 1, transistors Ql and Q3 have the same characteristics, and Q2 has a base-emitter contact area twice as large as that of Ql and Q3.

またトランジスタＱ４，Ｑ５，Ｑ６は互に特性が等しく
ベースが共通になつており、夫々のエミツタ電流は等し
く、Ｑ６はダイオード接続となつている。入力トランジ
スタＱｌ，Ｑ２のベースは共通で同じ人力端子Ｐ１より
同じ信号電圧が印加されている。点線１で囲まれた差動
増幅器の部分では定電流回路により差動増幅器の全体と
しての電流は常に一定でＩである。今人力端子Ｐ１の電
圧（入力信号電圧）Ｅが基準入力端子Ｐ２の電圧（基準
電圧）Ｅｓより充分低いとき、Ｑｌ，Ｑ２は共に遮断で
Ｑ３のコレクタ電流はＩであり、Ｑｌ，Ｑ２のコレクタ
電圧は略電源電圧Ｖに等しい。反対にＰ１の電圧が基準
電圧Ｅｓより充分高いときはＱｌ，Ｑ２とも導通してい
るが、Ｑ４，Ｑ５のコレクタ電流がＱ６のそれと等しい
ように強制されており、Ｑ３遮断状態でＱ６も遮断され
るので、Ｑ４，Ｑ５も遮断状態となりＱｌ，Ｑ２の各コ
レクタ電圧はＥｓより稍々低レベルに飽和している。Ｐ
１の入力電圧が低い側から上昇してＥｓｌ８ｍＶになる
と、Ｑ２とＱ３とは同一コレクタ電流が流れるようにな
り、このときＱ１のコレクタ電流は未だ小さく、Ｑ１は
遮断状態にあつて回路上無いのに等しい。The transistors Q4, Q5, and Q6 have the same characteristics and have a common base, have the same emitter current, and Q6 is diode-connected. The bases of the input transistors Ql and Q2 are common, and the same signal voltage is applied from the same input terminal P1. In the portion of the differential amplifier surrounded by the dotted line 1, the current of the entire differential amplifier is always constant I due to the constant current circuit. Now, when the voltage (input signal voltage) E of the human input terminal P1 is sufficiently lower than the voltage (reference voltage) Es of the reference input terminal P2, both Ql and Q2 are cut off, the collector current of Q3 is I, and the collector current of Ql and Q2 is The voltage is approximately equal to the power supply voltage V. On the other hand, when the voltage of P1 is sufficiently higher than the reference voltage Es, both Ql and Q2 are conducting, but the collector currents of Q4 and Q5 are forced to be equal to that of Q6, and when Q3 is cut off, Q6 is also cut off. Therefore, Q4 and Q5 are also cut off, and the collector voltages of Q1 and Q2 are saturated to a level slightly lower than Es. P
When the input voltage of 1 increases from the low side to Esl8mV, the same collector current will flow through Q2 and Q3, and at this time, the collector current of Q1 is still small, and Q1 is in the cut-off state and there is no current in the circuit. be equivalent to.

Ｐ１の電圧がＥｓ−１８ｍＶにおいてＱ２，Ｑ３のコレ
クタ電流が等しくなり、以後Ｐ１の電圧が上昇しても略
この状態が維持されてＱ２のコレクタ電圧は低いレベル
に飽和している。このことは第６図について説明した所
と同じである。Ｐ１が低い値から上昇する過程のＱ２の
コレクタ電圧の変化を第２図のカーブ１２で示す。更に
Ｐ１の電圧が上昇してＥｓに近づくとＱ１にも電流が流
れ始めＰ１がＥｓに等しくなるとＱ１とＱ３のコレクタ
電流が等しくなる。しかしながら回路全体としては電流
はＩしか流れないから、Ｑｌ，Ｑ３のコレクタ電流は夫
々Ｉ／４でＱ２のコレクタ電流はＩ／２となる筈である
が他方トランジスタＱ４，Ｑ５，Ｑ６はコレクタ電流が
等しいように強制されているから、夫々は１／４しか流
れないが、Ｑ２が飽和していてＱ２のベースよりベース
電流が流入し全体としてＩの電流が流れる。Ｐ１がＥｓ
より更に上昇するとＱｌ，Ｑ２，Ｑ３のエミツタレベル
もそれに応じて上昇しＱ３のベースエミツタ間電圧が縮
小されてＱ３は遮断され、Ｑ４も遮断されるがＱ１が飽
和してＱ１のコレクタも低いレベルになる。このＱ１の
コレクタ電圧の変化を第２図にカーブ１１で示す。以上
のようにして第１図の回路は二つの基準電圧Ｅｓ−１８
ｍＶ及びＥｓに対し、入力信号がＥｓ−１８ｍＶ以下の
ときＱｌ，Ｑ２のコレクタ電圧は共にハイレベル、入力
信号Ｅｓ−１８ｍＶとＥｓとの間にあるとき、Ｑ２のコ
レクタのみローレベル、入力がＥｓ以上のときＱｌ，Ｑ
２のコレクタが共にローレベルとなる。When the voltage of P1 is Es-18 mV, the collector currents of Q2 and Q3 become equal, and even if the voltage of P1 increases thereafter, this state is substantially maintained, and the collector voltage of Q2 is saturated to a low level. This is the same as explained with reference to FIG. Curve 12 in FIG. 2 shows the change in the collector voltage of Q2 as P1 increases from a low value. When the voltage of P1 further increases and approaches Es, a current starts to flow in Q1 as well, and when P1 becomes equal to Es, the collector currents of Q1 and Q3 become equal. However, since only I flows in the circuit as a whole, the collector currents of Ql and Q3 should be I/4 and the collector current of Q2 should be I/2, but on the other hand, the collector currents of transistors Q4, Q5, and Q6 should be I/2. Since they are forced to be equal, only 1/4 of the current flows in each, but since Q2 is saturated, a base current flows from the base of Q2, and a current of I flows as a whole. P1 is Es
When the voltage rises further, the emitter levels of Ql, Q2, and Q3 rise accordingly, and the voltage between the base and emitter of Q3 is reduced, Q3 is cut off, and Q4 is also cut off, but Q1 is saturated and the collector of Q1 is also at a low level. . This change in the collector voltage of Q1 is shown by curve 11 in FIG. As described above, the circuit of FIG. 1 has two reference voltages Es-18
With respect to mV and Es, when the input signal is less than Es-18mV, the collector voltages of Ql and Q2 are both high level, and when the input signal is between Es-18mV and Es, only the collector of Q2 is low level, and the input is Es When Ql, Q
Both collectors become low level.

二つのトランジスタでベースエミツタ接触面積の比が１
対２であるとき同一コレクタ電流を流すためのベースエ
ミツタ間電圧には約１８ｍの差がある。The base-emitter contact area ratio of two transistors is 1.
When there are two pairs, there is a difference of about 18 m in base-emitter voltage for flowing the same collector current.

この理由は次のようなものである。トランジスタのコレ
クタ電流とベースエミツタ間電圧ｅとの関係は、で与え
られる。The reason for this is as follows. The relationship between the collector current of the transistor and the base-emitter voltage e is given by:

こＸでＫはボルツマン定数、Ｔは絶対温度、ｑは電子の
電荷で上式右辺のＫＴ／ｑは定数である。Ｉがコレクタ
電流、Ｉ，は逆方向飽和電流であつて、ベースエミツタ
の接触面積に比例している。そこで二つのトランジスタ
Ａ，Ｂで上式の１８をＡに関し１ａＳ，．Ｂに関し２１
ａｓとし、同じコレクタ電流１を得るためのペースエミ
ツタ間電圧を求めると、Ａに関してＢに関して 上記（２）、（３）式間で引算すると 令室温２５℃とするとＫＴ／ｑは約２６ｍＶであり、（
４）式の値はこれに１ｎ２を掛けて約１８ｍＶとなる。In this X, K is the Boltzmann constant, T is the absolute temperature, q is the electron charge, and KT/q on the right side of the above equation is a constant. I is the collector current, I is the reverse saturation current, and is proportional to the base-emitter contact area. Therefore, using two transistors A and B, the above equation 18 can be expressed as 1aS, . Regarding B 21
As, to find the pace emitter voltage to obtain the same collector current 1, subtracting between equations (2) and (3) above for B with respect to A, KT/q is approximately 26 mV assuming the room temperature is 25°C. ,(
The value of formula 4) is approximately 18 mV by multiplying this by 1n2.

一般にＢのベースエミツタ接触面積がＡのｎ倍であれば
、（４）式はで与えられ、第１図においてＱｌ，Ｑ２の
ベースエミツタ接触面積の比は１：２に限るものではな
い。Generally, if the base-emitter contact area of B is n times that of A, equation (4) is given by: In FIG. 1, the ratio of the base-emitter contact areas of Ql and Q2 is not limited to 1:2.

第３図は第１図に示す回路を複数個用いて電圧をデイジ
タル表示するようにしたものである。FIG. 3 shows a circuit in which a plurality of the circuits shown in FIG. 1 are used to digitally display voltage.

Ａｌ，Ａ２・・・・・・・・・・・・・・・Ａｎが夫々
第１図に示す回路で、これら各回路の基準入力側トラン
ジスタＱ３ｌ，Ｑ３２，・・・・・・・・・・・・・・
・Ｑ３ｎのベースに与える基準電圧は電源Ｅの電圧を抵
抗Ｒ１〜Ｒｎで分割したもので、Ｑ３ｌ，Ｑ３２・・・
・・・・・・・・・・・・と順に３６ｍＶずつ高くなつ
ている。ＰＤｌ，ＰＤ２・・・・・・・・・・・・・・
・ＰＤｎ−１は表示用発光ダイオードで、Ｑ８ｌ〜Ｑ８
ｎ−１は発光ダイオードの点滅を制御するトランジスタ
である。Ｐ５が回路全体の信号入力端子で、Ａ１〜Ａｎ
各回路の入力端子に通じている。Ａ１〜Ａｎにおける各
入力トランジス夕Ｑｌｌ，Ｑ２ｌ，Ｑｌ２，Ｑ２２，・
・・・・・・・・・・・・・・Ｑｌｎ，Ｑ２ｎにおいて
、夫々内側に位置するＱ２ｌ，Ｑ２２，Ｑ２ｎがベース
エミツタ接触面積の広い方のトランジスタでＱｌｌ，Ｑ
ｌ２，・・・・・・・・・・・・・・・の２倍の広さを
有する。Ａ１のトランジスタＱ２ｌとＡ２のＱｌ２のコ
レクタ間にトランジスタＱ７ｌのエミツタベースが挿入
され、Ｑ７ｌのコレクタによつてＱ８ｌが制御される。
Ａ２，Ａ３間等も同様の構成でつながつている。今信号
入力端子Ｐ５の電圧が充分低い場合を考えるとトランジ
スタＱｌｌ，Ｑ２ｌ，・・・・・・・・・・・・・・・
Ｑｌｎ，Ｑ２ｎは全部遮断状態にあり、Ｑ７ｌ，・・・
・・・・・・・・・・・・Ｑ７ｎ−１は夫々ベースエミ
ツタとも同じレベル（ハイレベル）にあるから非導通で
あり、従つてトランジスタＱ８ｌ〜Ｑ８ｎ−１も非導通
で発光ダイオードＰＤｌ〜ＰＤｎ−１は全部消灯してい
る。Ｐ５の入力電圧が上つてＡ１におけるＱ３ｌのベー
ス電圧（Ａ１の基準電圧）より１８ｍ低い電圧に達する
とＱ２ｌが導通しＱ７ｌのエミツタはローレベルになる
からＱ７ｌが導通し、従つてＰＤｌが点灯する。Al, A2......An are the circuits shown in FIG. 1, and the reference input side transistors Q3l, Q32,...... of each of these circuits are shown in FIG.・・・・・・
・The reference voltage given to the base of Q3n is the voltage of power supply E divided by resistors R1 to Rn, Q3l, Q32...
The voltage increases by 36 mV in sequence. PDl, PD2・・・・・・・・・・・・・・・
・PDn-1 is a display light emitting diode, Q8l~Q8
n-1 is a transistor that controls blinking of the light emitting diode. P5 is the signal input terminal for the entire circuit, and A1 to An
Leads to the input terminals of each circuit. Each input transistor in A1 to An is Qll, Q2l, Ql2, Q22, .
・・・・・・・・・・・・・・・In Qln and Q2n, Q2l, Q22, and Q2n located on the inside are transistors with larger base-emitter contact area, and Qll, Q
It is twice as wide as l2,...... The emitter base of transistor Q7l is inserted between the collectors of transistor Q2l of A1 and Ql2 of A2, and Q8l is controlled by the collector of Q7l.
A2, A3, etc. are also connected in a similar configuration. Now, considering the case where the voltage of signal input terminal P5 is sufficiently low, transistors Qll, Q2l, ......
Qln, Q2n are all in a blocked state, and Q7l,...
......... Q7n-1 is at the same level (high level) as the base and emitter, so it is non-conducting, and therefore the transistors Q8l to Q8n-1 are also non-conducting, and the light emitting diodes PDl to PDn -1 is all off. When the input voltage of P5 rises and reaches a voltage 18 m lower than the base voltage of Q3l in A1 (reference voltage of A1), Q2l becomes conductive and the emitter of Q7l goes to low level, so Q7l becomes conductive and PDl lights up. .

更にＰ５の電圧が上つてＡ２におけるＱ３２のベースよ
り１８ｍＶ低い電圧になるとＡ２におけるＱ２２が導通
しＱ７２のエミツタがローレベルになるからＱ７２が導
通しＰＤ２も点灯する。ＰＤｌが点灯してからＰＤ２も
点灯するに至る間のＰ５の入力電圧の上昇はＱ３ｌとＱ
３２のベース電圧の差だから３６ｍである。更にＰ５の
電圧が１８ｍＶ上るとＡ２におけるＱｌ２が導通するか
らＱ７ｌのベースエミツタ共ローレベルの同電位となつ
てＱ７ｌは遮断状態となりＰＤｌは消灯してＰＤ２のみ
が点灯しているようになる。更にＰ５の電圧が１８ｍＶ
だけ上昇すると今度はＰＤ２とＰＤ３とが共に点灯して
いるようになる。以下同様にしてＰ５の電圧が上るにつ
れより右側の発光ダイオードが順に一つ或は二つ点灯し
て行く。第４図は入力と各発光ダイオードの点滅の関係
を表わしたものでカーブのＱ２ｌ，Ｑｌｌ等は第３図の
回路の夫々同符号のトランジスタのコレクタ電位の変化
を示している。第５図は本発明の他の実施例を示す。When the voltage of P5 further increases to a voltage 18 mV lower than the base of Q32 in A2, Q22 in A2 becomes conductive and the emitter of Q72 becomes low level, so Q72 becomes conductive and PD2 also lights up. The increase in the input voltage of P5 from when PDl lights up until PD2 also lights up is Q3l and Q
Since it is the difference in base voltage of 32, it is 36m. When the voltage of P5 further increases by 18 mV, Ql2 in A2 becomes conductive, so that the base and emitter of Q7l are at the same potential of low level, Q7l is cut off, PDl is turned off, and only PD2 is lit. Furthermore, the voltage of P5 is 18mV
When the value increases, both PD2 and PD3 will turn on. Thereafter, in the same manner, as the voltage of P5 increases, one or two light emitting diodes on the right side are lit up one after another. FIG. 4 shows the relationship between the input and the blinking of each light emitting diode, and the curves Q2l, Qll, etc. indicate changes in the collector potential of the transistors having the same sign in the circuit of FIG. 3. FIG. 5 shows another embodiment of the invention.

この回路の第１図の回路との異いはトランジスタＱ６の
ベースとコレクタとを直接接続しないでトランジスタＱ
９，ＱｌＯを介して接続した点であり、他は同じである
。第１図ではトランジスタＱ４，Ｑ５，Ｑ６のベース電
流がＱ３のコレクタに流れ込むようになつているが、今
までの説明ではベース電流は無視して来た。しかし回路
全体をＮ型半導体の上に集積化した場合ＰＮＰトランジ
スタのＨＦＥは２〜５程度の小さい値になりＮＰＮトラ
ンジスタに比し一桁小さくなつてベース電流が無視でき
なくなる。即ち第６図の回路でＱ４，Ｑ６のベース電流
を無視すればＱｌ，Ｑ３のベース電圧が等しいときＱｌ
，Ｑ３のコレクタ電流も等しくＩ／２になるが、Ｑ４，
Ｑ６のベース電流がＱ３のコレクタに流入するのが無視
できない場合は、Ｑｌ，Ｑ３のベース電圧が等しいとき
はＱ１のコレクタ電流の方がＱ３のそれより少くＱｌ，
Ｑ３のコレクタ電流が等しくなるのはＱ１のベースの方
がＱ３のそれより少し高くなつた所であり、判定レベル
が設定した基準レベルより少しく異つたものとなる。第
５図の回路はこのような問題を解決するものである。Ｑ
ｌＯｌは差動増幅器に定電流を流すトランジスタ、Ｑｌ
Ｏ２も定電流用トランジスタでＱｌＯ３はＱｌＯｌ，Ｑ
ｌＯ２のベースに一定のバイアスを与えるトランジスタ
である。トランジスタＱ９はＮＰＮトランジスタでＱｌ
Ｏ２によつて定電流が流れるようになつており、Ｑ３の
コレクタ電流はＩ／３〜Ｉの間にあり、Ｑ９は常時導通
してＱ９のエミツタ電圧はＱ６のコレクタと略同電圧で
あり、従つてトランジスタＱｌＯも導通しており、Ｑｌ
Ｏのエミツタはそのベースと略同電圧となるから結局Ｑ
６のベースはそのコレクタと略同電圧であり、Ｑ４，Ｑ
５，Ｑ６のベース電流はＱｌＯに流れることになる。Ｑ
９はＮＰＮトランジスタなのでベース電流は無視でき、
結局Ｑ４，Ｑ５，Ｑ６のベース電流はＱ３のコレクタに
流れないことになる。本発明回路は上述したような構成
で、一つの回路で一つの基準レベルを設定するだけで複
数段のレベル判別ができるので、複数個のレベル判別回
路を用いるのに比し回路が大へん簡単になり、特にＡ−
Ｄ変換を行うような場合（第３図の実施例）にその有利
性が特に大である。The difference between this circuit and the circuit shown in Figure 1 is that the base and collector of transistor Q6 are not directly connected.
9. This is a point connected via QlO, and the other points are the same. In FIG. 1, the base currents of transistors Q4, Q5, and Q6 flow into the collector of Q3, but the base currents have been ignored in the explanation so far. However, when the entire circuit is integrated on an N-type semiconductor, the HFE of a PNP transistor becomes a small value of about 2 to 5, which is an order of magnitude smaller than that of an NPN transistor, and the base current cannot be ignored. That is, in the circuit shown in Figure 6, if the base currents of Q4 and Q6 are ignored, when the base voltages of Ql and Q3 are equal, Ql
, Q3's collector current is also equal to I/2, but Q4,
If it is not negligible that the base current of Q6 flows into the collector of Q3, when the base voltages of Ql and Q3 are equal, the collector current of Q1 is smaller than that of Q3.
The collector currents of Q3 become equal when the base of Q1 is slightly higher than that of Q3, and the determination level is slightly different from the set reference level. The circuit shown in FIG. 5 solves this problem. Q
lOl is a transistor that flows a constant current to the differential amplifier, Ql
O2 is also a constant current transistor and QlO3 is QlOl,Q
This is a transistor that applies a constant bias to the base of lO2. Transistor Q9 is an NPN transistor and Ql
A constant current flows due to O2, the collector current of Q3 is between I/3 and I, Q9 is always conductive, and the emitter voltage of Q9 is approximately the same voltage as the collector of Q6. Therefore, transistor QlO is also conductive, and QlO
Since the emitter of O has approximately the same voltage as its base, Q
The base of 6 is at approximately the same voltage as its collector, and Q4, Q
5, the base current of Q6 will flow to QlO. Q
Since 9 is an NPN transistor, the base current can be ignored.
As a result, the base currents of Q4, Q5, and Q6 do not flow to the collector of Q3. The circuit of the present invention has the above-described configuration and can perform level discrimination in multiple stages by simply setting one reference level with one circuit, so the circuit is much simpler than using multiple level discrimination circuits. , especially A-
This is particularly advantageous when D conversion is performed (the embodiment shown in FIG. 3).

なお上述実施例では差動増幅器の信号入力トランジスタ
は２個であつたがこれは３個以上でもよく、また各信号
入力トランジスタ及び基準入力トランジスタのベースエ
ミツタ接触面積の比も任意（全部等しい場合は除く）で
ある。In the above embodiment, the differential amplifier has two signal input transistors, but the number may be three or more, and the base-emitter contact area ratio of each signal input transistor and reference input transistor is arbitrary (except when they are all equal). ).

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理的な実施例の回路図、第２図はそ
の出力電圧のグラフ、第３図は本発明をデイジタル表示
に利用した実施例の回路図、第４図はその表示灯の点灯
、消灯関係を示すグラフ、第５図は本発明の他の実施例
の回路図、第６図は従来の電圧比較回路の図である。 Ｑｌ，Ｑ２・・・・・・入力トランジスタ、Ｑ３・・・
・・・ベースに基準電圧が印加されるトランジスタ、Ｑ
４，Ｑ５，Ｑ６・・・・・・トランジスタＱｌ，Ｑ２，
Ｑ３のコレクタ負荷のトランジスタ。Fig. 1 is a circuit diagram of a principle embodiment of the present invention, Fig. 2 is a graph of its output voltage, Fig. 3 is a circuit diagram of an embodiment in which the invention is used for digital display, and Fig. 4 is its display. FIG. 5 is a graph showing the relationship between turning on and off the lamp, FIG. 5 is a circuit diagram of another embodiment of the present invention, and FIG. 6 is a diagram of a conventional voltage comparison circuit. Ql, Q2... Input transistor, Q3...
...Transistor to which reference voltage is applied to the base, Q
4, Q5, Q6...Transistor Ql, Q2,
Q3 collector load transistor.

Claims (1)

【特許請求の範囲】 １ 第１および第２の入力端子と、ベースおよびエミッ
タがそれぞれ共通に接続され、第１の入力端子にその共
通ベースが接続されるベース・エミッタ接触面積が互い
に異なる第１および第２のトランジスタと、該第１およ
び第２のトランジスタの共通エミッタにエミッタが接続
され、第２の入力端子にベースが接続される第３のトラ
ンジスタと、前記第１ないし第３のトランジスタの各エ
ミッタの共通接続点と電源の一端との間に接続された定
電流源と、ベースおよびエミッタがそれぞれ共通に接続
され、電源の他端に共通エミッタが、前記第１および第
２のトランジスタのコレクタにそれぞれのコレクタが接
続されるベース・エミッタ接触面積が互いに同一の第４
および第５のトランジスタと、該第４および第５の共通
エミッタおよび共通ベースにそれぞれエミッタおよびベ
ースが接続され、コレクタが直接または増幅段を介して
ベースに接続されるとともに前記第３のトランジスタの
コレクタに接続される第６のトランジスタと、前記第１
および第２のトランジスタのそれぞれのコレクタに接続
される第１および第２の出力端子とからなる回路群を備
えた電圧比較回路。 ２ 第１ないし第６のトランジスタおよび定電流源から
なる回路群を電源に対して並列に複数段設け、これら回
路群のそれぞれの間にエミッタがその直前段の回路群の
第２の出力端子にベースがその直後段の回路群の第１の
出力端子に接続されたレベル比較用トランジスタをそれ
ぞれ設け、各段の回路群の第１の入力端子を共通に接続
して比較すべきアナログ電圧を印加し、各段の回路群の
第２の入力端子のそれぞれに第１および第２のトランジ
スタのベース・エミッタ接触面積比に応じた一定電圧差
で順次階段状にレベル変化する基準電圧を印加し、上記
レベル比較用トランジスタの各コレクタから上記アナロ
グ電圧に対応したデジタル信号を得るようにした特許請
求の範囲第１項に記載の電圧比較回路。[Claims] 1. First and second input terminals, a base and an emitter are respectively connected in common, and the base-emitter contact areas of which the common base is connected to the first input terminal are different from each other. and a third transistor whose emitter is connected to the common emitter of the first and second transistors and whose base is connected to the second input terminal; A constant current source is connected between the common connection point of each emitter and one end of the power supply, and the base and emitter are respectively connected in common, and the common emitter is connected to the other end of the power supply of the first and second transistors. The fourth base-emitter contact area, to which each collector is connected, has the same base-emitter contact area.
and a fifth transistor, whose emitter and base are connected to the common emitter and common base of the fourth and fifth transistors, respectively, and whose collector is connected to the base directly or through an amplification stage, and whose collector is connected to the base of the third transistor, either directly or through an amplification stage. a sixth transistor connected to the first transistor;
and a first and second output terminal connected to respective collectors of the second transistor. 2 A circuit group consisting of the first to sixth transistors and a constant current source is provided in multiple stages in parallel to the power supply, and between each of these circuit groups, the emitter is connected to the second output terminal of the circuit group immediately before it. A level comparison transistor is provided whose base is connected to the first output terminal of the circuit group immediately after it, and the first input terminal of the circuit group in each stage is connected in common to apply the analog voltage to be compared. and applying a reference voltage whose level sequentially changes in a stepwise manner with a constant voltage difference corresponding to the base-emitter contact area ratio of the first and second transistors to each of the second input terminals of the circuit group of each stage, 2. The voltage comparison circuit according to claim 1, wherein a digital signal corresponding to the analog voltage is obtained from each collector of the level comparison transistor.