JPH0474009A - Differential amplifier - Google Patents
Differential amplifierInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、人力信号か変化することに起因したゲインの
変化を低減させることかできる差動増幅器に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a differential amplifier that can reduce changes in gain caused by changes in human input signals.
［従来の技術］
差動増幅器において、入力信号の電圧レベルか変化すれ
ば、対のトランジスタのコレクタ電流及び電圧も変化す
る。この結果、対のトランジスタのベース・コレクタ接
合部の温度が変化し、ベース・エミッタ間電圧ＶＢＥを
変化させる。対のトランジスタのベース・エミッタ間電
圧ＶＢＥが接合温度が変化した結果として変化すると、
コレクタ電流も変化するので、結局、差動増幅器のゲイ
ンが変化する。[Prior Art] In a differential amplifier, if the voltage level of an input signal changes, the collector current and voltage of a pair of transistors also change. As a result, the temperature of the base-collector junction of the pair of transistors changes, causing a change in the base-emitter voltage VBE. When the base-emitter voltage VBE of a pair of transistors changes as a result of a change in junction temperature,
Since the collector current also changes, the gain of the differential amplifier eventually changes.
この種の問題を解決するために、差動増幅器の負荷抵抗
に直列にＰＮ接合を有する温度補償用半導体素子（トラ
ンジスタのコレクタとベースを短絡した構造のダイオー
ド）を接続することが米国特許箱４．６０５，９０６号
公報に開示されている。In order to solve this kind of problem, it is proposed to connect a temperature-compensating semiconductor element (a diode with a structure in which the collector and base of the transistor are shorted) having a PN junction in series with the load resistance of the differential amplifier. .605,906.
［発明が解決しようとする課題］
ところで、差動増幅器のゲインは、対のトランジスタの
エミッタ相互間に接続されたエミッタ帰還抵抗の値と負
荷抵抗の値とによって概ね決定される。上記米国特許公
報に開示されている温度補償用半導体素子（ダイオード
）を負荷抵抗に直列に接続する場合においては、温度補
償用半導体素子をｎ個接続すると、補償可能な負荷抵抗
値は階段的に変化する。目標とするゲインを得るために
はエミッタ帰還用抵抗又は負荷抵抗の値を異なった値に
設定しなければない。しかし、抵抗体の設定は極めて面
倒であり、トリミング等を必要とする。[Problems to be Solved by the Invention] The gain of a differential amplifier is generally determined by the value of an emitter feedback resistor and the value of a load resistor connected between the emitters of a pair of transistors. When the temperature-compensating semiconductor elements (diodes) disclosed in the above US patent publication are connected in series with a load resistor, when n temperature-compensating semiconductor elements are connected, the compensable load resistance value increases stepwise. Change. In order to obtain the target gain, the value of the emitter feedback resistor or load resistor must be set to a different value. However, setting the resistor is extremely troublesome and requires trimming and the like.
また、温度補償用半導体素子（ダイオード）を負荷抵抗
に直列に多数個接続すると、この分たけ差動増幅器の電
源電圧Ｖｃｃの値を高くすることか必要になり、低電圧
駆動か難しくなる。 そこで、本発明の目的は、人力信
号の電圧レベルの変化に起因するゲインの変化を低減す
ることか可能であると共に、低電圧動作か可能な差動増
幅器を提供することにある。Furthermore, if a large number of temperature-compensating semiconductor elements (diodes) are connected in series with a load resistor, it becomes necessary to increase the value of the power supply voltage Vcc of the differential amplifier by this amount, making it difficult to drive at a low voltage. SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a differential amplifier that is capable of reducing changes in gain caused by changes in the voltage level of a human input signal and that is also capable of low voltage operation.
［課題を解決するための手段］
上記目的を達成するための本発明は、実施例を示す図面
の符号を参照して説明すると、第１及び第２の入力端子
１．２と、前記第１の入力端子１にベースが接続されて
いる第１のトランジスタＱ１と、前記第２の入力端子２
にベースが接続されている第２のトランジスタＱ２と、
前記第１の入力端子１にベースが接続されている第３の
トランジスタＱ３と、前記第２の入力端子２にベースが
接続されている第４のトランジスタＱ４と、前記第１の
トランジスタＱ１のエミッタと前記第２のトランジスタ
Ｑ２のエミッタとの間に接続され且つ互いに直列に接続
されている第１及び第２の抵抗Ｒ１、Ｒ２と、前記第３
のトランジスタＱ３のエミッタと前記第４のトランジス
タＱ４のエミッタとの間に接続され且つ互いに直列に接
続されている第３及び第４の抵抗Ｒ３、Ｒ４と、前記第
１及び第２の抵抗Ｒ１、Ｒ２の接続点に接続された第１
の電流源ＩＳＩと、前記第３及び第４の抵抗Ｒ３、Ｒ４
の接続点に接続された第２の電流源ＩＳ２と、第１のベ
ースバイアス電源端子３と、エミッタか前記第１及び第
３のトランジスタＱｌ。[Means for Solving the Problems] To achieve the above object, the present invention will be described with reference to the reference numerals in the drawings showing the embodiments. a first transistor Q1 whose base is connected to input terminal 1 of
a second transistor Q2 whose base is connected to;
a third transistor Q3 whose base is connected to the first input terminal 1; a fourth transistor Q4 whose base is connected to the second input terminal 2; and an emitter of the first transistor Q1. and the emitter of the second transistor Q2 and are connected in series with each other, and
third and fourth resistors R3 and R4 connected between the emitter of the transistor Q3 and the emitter of the fourth transistor Q4 and connected in series with each other; the first and second resistors R1; The first connected to the connection point of R2
current source ISI, and the third and fourth resistors R3 and R4.
a second current source IS2 connected to the connection point of the second current source IS2, the first base bias power supply terminal 3, and the emitters of the first and third transistors Ql.
ＱＢのコレクタに夫々接続され、ベースが前記第１のベ
ースバイアス電源端子３に接続された第５のトランジス
タＱ５と、エミッタが前記第２及び第４のトランジスタ
Ｑ２、Ｑ４のコレクタに夫々接続され、ベースが前記第
１のベースバイアス電源端子３に接続された第６のトラ
ンジスタＱ６と、第２のベーバイアス電源端子４と、ベ
ースが前記第２のベースバイアス電源端子４に接続され
た第７のトランジスタＱ７と、ベースが前記第２のベス
バイアス電源端子４に接続された第８のトランジスタＱ
８と、前記第５のトランジスタＱ５のコレクタと前記第
７のトランジスタＱ７のエミッタとの間に接続された第
５の抵抗Ｒ５と、前記第６のトランジスタＱ６のコレク
タと前記第８のトランジスタＱ８のエミッタとの間に接
続された第６の抵抗Ｒ６と、コレクタ電源端子５と、前
記コレクタ電源端子５と前記第７及び第８のトランジス
タＱ７ 、ＱＢとの間に夫々接続された第７及び第８の
抵抗Ｒ７，Ｒ８と、前記第５のトランジスタＱ５のコレ
クタに接続された第１の出力端子６と、前記第６のトラ
ンジスタＱ６のコレクタに接続された第２の出力端子７
とを備えた差動増幅器に係わるものである。a fifth transistor Q5 whose base is connected to the collector of QB and whose base is connected to the first base bias power supply terminal 3; whose emitter is connected to the collectors of the second and fourth transistors Q2 and Q4, respectively; a sixth transistor Q6 whose base is connected to the first base bias power supply terminal 3; a sixth transistor Q6 whose base is connected to the second base bias power supply terminal 4; a transistor Q7, and an eighth transistor Q whose base is connected to the second best bias power supply terminal 4.
8, a fifth resistor R5 connected between the collector of the fifth transistor Q5 and the emitter of the seventh transistor Q7, and a fifth resistor R5 connected between the collector of the sixth transistor Q6 and the emitter of the eighth transistor Q8. a sixth resistor R6 connected between the emitter and the collector power terminal 5; and seventh and eighth transistors Q7 and QB connected between the collector power terminal 5 and the seventh and eighth transistors Q7 and QB, respectively. 8 resistors R7 and R8, a first output terminal 6 connected to the collector of the fifth transistor Q5, and a second output terminal 7 connected to the collector of the sixth transistor Q6.
The present invention relates to a differential amplifier equipped with the following.
［作 用］
本発明の差動増幅器においては、第１及び第２のトラン
ジスタＱＬ 、Ｑ２と第１及び第２の抵抗Ｒ１、Ｒ２と
から成る第１の差動増幅回路に対して、第３及び第４の
トランジスタＱ３、Ｑ４と第３及び第４の抵抗Ｒ３、Ｒ
４とから成る第２の差動増幅回路か並列接続され、更に
必要に応じて第３、第４、・・・第ｎの差動増幅回路か
並列接続される。従って、負荷抵抗としての第５及び第
６の抵抗Ｒ５゛、Ｒ６に流れる電流が複数の差動増幅回
路の対のトランジスタＱ１〜Ｑ４に分割される。トラン
ジスタＱｌ 、Ｑ２からなる一段の差動増幅器の利得は
１であり、これを並列接続することにより、利得が２．
３・ ・と並列段数に応じて上がる。第５及び第６の
抵抗Ｒ５、Ｒｅに直列に接続された第７及び第８のトラ
ンジスタＱ７ 、ＱＢは第１〜第４の温度補償用として
機能すると共に、第２のベースバイアス電源端子４の電
圧調整に応答してゲイン調整素子としても機能する。第
５及び第６のトランジスタＱ５ 、ＱＢはカスコード増
幅器を構成する。[Function] In the differential amplifier of the present invention, the third and fourth transistors Q3, Q4 and third and fourth resistors R3, R
A second differential amplifier circuit consisting of four differential amplifier circuits is connected in parallel, and third, fourth, . . . n-th differential amplifier circuits are further connected in parallel as required. Therefore, the current flowing through the fifth and sixth resistors R5' and R6 as load resistors is divided between the transistors Q1 to Q4 of the plurality of differential amplifier circuit pairs. The gain of a single-stage differential amplifier consisting of transistors Ql and Q2 is 1, and by connecting them in parallel, the gain can be increased to 2.
3. Increases according to the number of parallel stages. The seventh and eighth transistors Q7 and QB connected in series to the fifth and sixth resistors R5 and Re function as the first to fourth temperature compensations, and also serve as the second base bias power supply terminal 4. It also functions as a gain adjustment element in response to voltage adjustment. The fifth and sixth transistors Q5 and QB constitute a cascode amplifier.
［実施例］
次に図面を参照して本発明の実施例に係わる差動増幅器
を説明する。[Embodiment] Next, a differential amplifier according to an embodiment of the present invention will be described with reference to the drawings.
この差動増幅器は、第１及び第２の入力端子１．２と、
ＮＰＮ型の第１〜第８のトランジスタＱ１〜Ｑ８と、第
１〜第８の抵抗Ｒ１〜Ｒ８と、第１及び第２の定電流源
ＩＳｌ、■Ｓ２と、第１及び第２のベースバイアス電源
端子３．４と、コレクタ電源端子５と、第１及び第２の
出力端子６．７とから成る。This differential amplifier has first and second input terminals 1.2,
NPN type first to eighth transistors Q1 to Q8, first to eighth resistors R1 to R8, first and second constant current sources ISl, ■S2, and first and second base biases It consists of a power supply terminal 3.4, a collector power supply terminal 5, and first and second output terminals 6.7.
第１の対のトランジスタである第１及び第２のトランジ
スタＱｌ 、Ｑ２のベースは第１及び第２の入力端子１
．２に夫々接続され、これ等のエミッタは第１及び第２
の抵抗Ｒ１、Ｒ２を介して相互に接続され、第１及び第
２の抵抗Ｒ１、Ｒ２の接続中点とグランドとの間には第
１の定電流源■Ｓ１が接続されている。The bases of the first pair of transistors Ql and Q2 are connected to the first and second input terminals 1
．． 2, these emitters are connected to the first and second
are connected to each other via resistors R1 and R2, and a first constant current source S1 is connected between the connection midpoint of the first and second resistors R1 and R2 and the ground.
第２の対のトランジスタである第３及び第４のトランジ
スタＱ３ 、Ｑ４のベースは第１及び第２の入力端子１
．２に夫々接続され、これ等のエミッタは第３及び第４
の抵抗Ｒ３、Ｒ４を介して相互に接続され、第３及び第
４の抵抗Ｒ３、Ｒ４の接続中点とグランドとの間には第
２の定電流源ＩＳ２が接続されている。The bases of the third and fourth transistors Q3 and Q4, which are the second pair of transistors, are connected to the first and second input terminals 1.
．． 2, and these emitters are connected to the third and fourth emitters, respectively.
are connected to each other via resistors R3 and R4, and a second constant current source IS2 is connected between the connection midpoint of the third and fourth resistors R3 and R4 and the ground.
第５のトランジスタＱ５のエミッタは第１及び第３のト
ランジスタＱＩ Ｑ３のコレクタに夫々接続され、そ
のコレクタは第５の抵抗Ｒ５と第７のトランジスタＱ７
と第７の抵抗Ｒ７とを介して電圧Ｖｃｃを与えるコレク
タ電源端子５に接続されている。The emitter of the fifth transistor Q5 is connected to the collectors of the first and third transistors QIQ3, respectively, and the collectors are connected to the fifth resistor R5 and the seventh transistor Q7.
and a seventh resistor R7 to the collector power supply terminal 5 which applies voltage Vcc.
第６のトランジスタＱ６のエミッタは第２及び第４のト
ランジスタＱ２、Ｑ４のコレクタに夫々接続され、その
コレクタは第６の抵抗Ｒ６と第８のトランジスタＱ８と
第８の抵抗Ｒ８を介してコレクタ電源端子５に接続され
ている。The emitter of the sixth transistor Q6 is connected to the collectors of the second and fourth transistors Q2 and Q4, respectively, and the collector is connected to the collector power supply through the sixth resistor R6, the eighth transistor Q8, and the eighth resistor R8. Connected to terminal 5.
電圧ｖｂ１を与える第１のベースバイアス電源端子３は
第５及び第６のトランジスタＱ５、Ｑ６のベースに夫々
接続されている。A first base bias power supply terminal 3 that provides voltage vb1 is connected to the bases of fifth and sixth transistors Q5 and Q6, respectively.
電圧Ｖｂ２を与える第２のベースバイアス電源端子４は
第７及び第８のトランジスタＱ７、Ｑ８のベースに接続
されている。A second base bias power supply terminal 4 that provides voltage Vb2 is connected to the bases of seventh and eighth transistors Q7 and Q8.
第１及び第２の出力端子６．７は第５及び第６のトラン
ジスタＱ５、Ｑ６のコレクタに夫々接続されている。The first and second output terminals 6.7 are connected to the collectors of the fifth and sixth transistors Q5, Q6, respectively.
なお、第１、第２、第３及び第４の抵抗Ｒ１、Ｒ２、Ｒ
３、Ｒ４は実質的に同一の値を自−し、第５及び第６の
抵抗Ｒ５、Ｒ６も実質的に同一の値を有し、第７及び第
８の抵抗Ｒ７、Ｒ８も実質的に同一の値を有する。また
、２ＸＲ７−２ＸＲ８−Ｒ１−Ｒ２−Ｒ３＝Ｒ４−Ｒ５
−ＲＢとなるように各抵抗Ｒ１〜Ｒ８の値が設定されて
いる。Note that the first, second, third and fourth resistors R1, R2, R
3. R4 has substantially the same value, the fifth and sixth resistors R5 and R6 also have substantially the same value, and the seventh and eighth resistors R7 and R8 also have substantially the same value. have the same value. Also, 2XR7-2XR8-R1-R2-R3=R4-R5
The values of each of the resistors R1 to R8 are set so that -RB.
また、第１の対のトランジスタＱ１とＱ２は実質的に同
一の電気的特性を有し、同様に第２の対のトランジスタ
Ｑ３とＱ４、第３の対のトランジスタＱ５とＱ６、第４
の対のトランジスタＱ７とＱ８も夫々実質的に同一の電
気的特性を有する。Also, the first pair of transistors Q1 and Q2 have substantially the same electrical characteristics, similarly the second pair of transistors Q3 and Q4, the third pair of transistors Q5 and Q6, the fourth
The pair of transistors Q7 and Q8 also each have substantially the same electrical characteristics.
また、第１及び第２の定電流源１５１、ＪＳ２は実質的
に同一値の電流を供給するものであり、例えば直流電源
と抵抗又は電流制御半導体素子との組み合せから成る。Further, the first and second constant current sources 151 and JS2 supply substantially the same current value, and are composed of, for example, a combination of a DC power source and a resistor or a current control semiconductor element.
［動 作］
この差動増幅器の入力端子］、２に信号ｅ１、Ｃ２を与
えると、典型的な差動増幅器と同様に８カ端子６．７間
にｅｌ−Ｃ２に対応した出力電圧が得られる。[Operation] When signals e1 and C2 are applied to the input terminals] and 2 of this differential amplifier, an output voltage corresponding to el-C2 is obtained between the eight terminals 6 and 7, as in a typical differential amplifier. It will be done.
差動増幅器の各対のトランジスタの一方と他方の動作は
同一であるので、対の回路の左側部分の動作によって全
体の動作を理解することができる。Since the operation of one and the other of the transistors in each pair of differential amplifiers is the same, the operation of the left-hand portion of the pair of circuits allows one to understand the overall operation.
左半分の片側回路において、ＲＬ −Ｒ３−Ｒ５とし、
これ等の値がトランジスタＱ１、Ｑ３、Ｑ５、Ｑ７のエ
ミッタ抵抗ｒｅＬ、ｒｅ３、ｒｅ５、ｒｅ？よりも十分
に大きいものとすれば、この片側回路の直流ゲインＧｄ
は次式て示される。In the left half circuit, RL -R3-R5,
These values are the emitter resistances reL, re3, re5, re? of the transistors Q1, Q3, Q5, Q7? If it is sufficiently larger than , then the DC gain Gd of this one-sided circuit is
is expressed as the following formula.
Ｇｄ ＝ （Ｒ５＋ ｒｅ７） ／ （Ｒ１＋ ｒｅ１
）＋ （Ｒ５＋ ｒｅ７／ （Ｒ３＋ ｒｅ３）二２
・・・・・・・・・（１）
トランジスタのベース・エミッタ電圧ΔＶＢＥは、接合
部温度ΔＴに依存し、ΔＴは電力損失ΔＰＣに依存し、
次のように表わすことができる。Gd = (R5+ re7) / (R1+ re1
)+ (R5+ re7/ (R3+ re3)22
・・・・・・・・・(1) The base-emitter voltage ΔVBE of the transistor depends on the junction temperature ΔT, and ΔT depends on the power loss ΔPC,
It can be expressed as follows.
ΔＶＢＥ／ＡＰＣ−（ＡＶＢＥ／ＡＴ） （ＡＴ／
ΔＰＣ） ・・・・・・（２）
第１、第３及び第７のトランジスタＱｌ 、Ｑ３、Ｑ７
のベース・エミッタ間電圧をＶＢＥＩ 、 ＶＢＥ３、
Ｖ ＢＦ２とし、これ等が人力信号によってΔＶＢＥＩ
、ＶＢＥ３ 、ＶＢＥ７だけ変化した場合に、第１及び
第２のベースバイアス電源端子３．４の電圧Ｖ旧、Ｖｂ
２及びコレクタ電源端子５の電圧ＶＣＣを適当に調整す
ると、第１、第３及び第７のトランジスタＱｌ、Ｑ３、
Ｑアのコレクタ・エミッタ間電圧ＶＣＥＩ 、ＶＣＥ２
、ＶＣＥ７を等しく設定スルコトカできる。ΔVBE/APC-(AVBE/AT) (AT/
ΔPC) ......(2) First, third and seventh transistors Ql, Q3, Q7
The base-emitter voltage of VBEI, VBE3,
V BF2, and these are set to ΔVBEI by human input signals.
, VBE3, VBE7, the voltages Vold, Vb of the first and second base bias power supply terminals 3.4 change.
2 and the collector power supply terminal 5 are appropriately adjusted, the first, third and seventh transistors Ql, Q3,
QA collector-emitter voltage VCEI, VCE2
, VCE7 can be set equally.
また、トランジスタＱｌ 、Ｑ３のエミッタ電流が等し
く、トランジスタＱ７に流れるエミッタ電流は、その２
倍の値になるため、トランジスタＱ１、Ｑ３、Ｑ７のコ
レクタ損失の変化分ΔＰｃｔ、ＰＯ２、ＰＯ７は次の関
係を持つ。Also, the emitter currents of transistors Ql and Q3 are equal, and the emitter current flowing to transistor Q7 is 2
Since the value is doubled, the collector loss changes ΔPct, PO2, and PO7 of the transistors Q1, Q3, and Q7 have the following relationship.
ΔＰＣＩ−＝−ΔＰＣ３−ΔＰ Ｃ７／ ２ ・
・・・・・（３）よって、トランジスタＱｌ 、Ｑ３
、Ｑ７のベース・エミッタ電圧の変化分ΔＶＢＥＩ、Δ
Ｖ ＢＦ２、ΔＶ ＢＦ２は次の関係を持つ。ΔPCI-=-ΔPC3-ΔPC7/2 ・
...(3) Therefore, transistors Ql and Q3
, change in base-emitter voltage of Q7 ΔVBEI, Δ
V BF2 and ΔV BF2 have the following relationship.
ΔＶＢＥＬ −ＡＶＢＥ３−ΔＶＢＥ７ ／２ −・−
−−−（４）トランジスタのベース・エミッタ電圧の変
化分△ＶＢＥは、あたかも入力信号が変化したかのよう
に作動するが、本増幅器では△ｖＢＨによるゲインＧｄ
’は、次のように表わせる。ΔVBEL −AVBE3−ΔVBE7 /2 −・−
---(4) The change in base-emitter voltage △VBE of the transistor operates as if the input signal had changed, but in this amplifier, the gain Gd due to △vBH
' can be expressed as follows.
△ｌＥ７ ２・△ＶＩ３ＥＩ△ＶＢ１１
（＝△ＶＩ３Ｅ３ ） △ＶＩ３Ｅに〇差
動増幅器においては、複数の対のトランジスタＱＩ
Ｑ２とＱ３ 、Ｑ４とか並列接続されているので、低電
圧で動作させることか可能になる。△lE7 2・△VI3EI△VB11
(=△VI3E3) △VI3E〇In a differential amplifier, multiple pairs of transistors QI
Since Q2, Q3, and Q4 are connected in parallel, it is possible to operate at a low voltage.
なお、実施例では複数段に２つの対のトランジスタＱ１
〜Ｑ４か配置されているが更に多くの対のトランジスタ
を並列接続することができる。この場合、対のトランジ
スタのエミッタ間の抵抗を同一の値にすることかできる
。In the embodiment, two pairs of transistors Q1 are provided in multiple stages.
Q4 is arranged, but more pairs of transistors can be connected in parallel. In this case, the resistances between the emitters of the paired transistors can be made to have the same value.
［発明の効果］
以上説明したように、本発明によれば、入ツノ信号の変
化に基づくケインの変化の低減を、電源電圧を高めるこ
となしに達成することができる。[Effects of the Invention] As described above, according to the present invention, it is possible to reduce the change in the cane based on the change in the input horn signal without increasing the power supply voltage.
図面は本発明の実施例に係わる差動増幅器を示す回路図
である。
１．２・・入力端子、３・・第１のベースハイアス電源
端子、４・・・第２のベース・・イ７ス電源端子、６７
・・出力端子、Ｑ１〜Ｑ８・・トランジスタ、Ｒ１−Ｒ
８・・抵抗、ＩＳＩ、ＩＳ２ ・定電流源。The drawing is a circuit diagram showing a differential amplifier according to an embodiment of the present invention. 1.2...Input terminal, 3...First base high-ass power supply terminal, 4...Second base...I7 high-ass power supply terminal, 67
...Output terminal, Q1-Q8...Transistor, R1-R
8...Resistance, ISI, IS2 ・Constant current source.
Claims (1)
１のトランジスタ（Ｑ１）と、 前記第２の入力端子（２）にベースが接続されている第
２のトランジスタ（Ｑ２）と、 前記第１の入力端子（１）にベースが接続されている第
３のトランジスタ（Ｑ３）と、 前記第２の入力端子（２）にベースが接続されている第
４のトランジスタ（Ｑ４）と、 前記第１のトランジスタ（Ｑ１）のエミッタと前記第２
のトランジスタ（Ｑ２）のエミッタとの間に接続され且
つ互いに直列に接続されている第１及び第２の抵抗（Ｒ
１）（Ｒ２）と、 前記第３のトランジスタ（Ｑ３）のエミッタと前記第４
のトランジスタ（Ｑ４）のエミッタとの間に接続され且
つ互いに直列に接続されている第３及び第４の抵抗（Ｒ
３）（Ｒ４）と、 前記第１及び第２の抵抗（Ｒ１）（Ｒ２）の接続点に接
続された第１の電流源（ＩＳ１）と、前記第３及び第４
の抵抗（Ｒ３）（Ｒ４）の接続点に接続された第２の電
流源（ＩＳ２）と、第１のベースバイアス電源端子（３
）と、 エミッタが前記第１及び第３のトランジスタ（Ｑ１）（
Ｑ３）のコレクタに夫々接続され、ベースが前記第１の
ベースバイアス電源端子（３）に接続された第５のトラ
ンジスタ（Ｑ５）と、エミッタが前記第２及び第４のト
ランジスタ（Ｑ２）（Ｑ４）のコレクタに夫々接続され
、ベースが前記第１のベースバイアス電源端子（３）に
接続された第６のトランジスタ（Ｑ６）と、第２のベー
スバイアス電源端子（４）と、 ベースが前記第２のベースバイアス電源端子（４）に接
続された第７のトランジスタ（Ｑ７）と、 ベースが前記第２のベースバイアス電源端子（４）に接
続された第８のトランジスタ（Ｑ８）と、 前記第５のトランジスタ（Ｑ５）のコレクタと前記第７
のトランジスタ（Ｑ７）のエミッタとの間に接続された
第５の抵抗（Ｒ５）と、 前記第６のトランジスタ（Ｑ６）のコレクタと前記第８
のトランジスタ（Ｑ８）のエミッタとの間に接続された
第６の抵抗（Ｒ６）と、 コレクタ電源端子（５）と、 前記コレクタ電源端子（５）と前記第７及び第８のトラ
ンジスタ（Ｑ７）（Ｑ８）との間に夫々接続された第７
及び第８の抵抗（Ｒ７）（Ｒ８）と、 前記第５のトランジスタ（Ｑ５）のコレクタに接続され
た第１の出力端子（６）と、 前記第６のトランジスタ（Ｑ６）のコレクタに接続され
た第２の出力端子（７）と を備えた差動増幅器。 ［２］更に、前記第１及び第２のトランジスタ（Ｑ１）
（Ｑ２）と前記第１及び第２の抵抗（Ｒ１）（Ｒ２）と
前記第１の電流源（ＩＳ１）とから成る差動増幅回路と
等価な別な差動増幅回路を単数又は複数有し、前記別な
差動増幅回路は前記第１及び第２のトランジスタ（Ｑ１
）（Ｑ２）を含む前記差動増幅回路に対して並列に接続
されていることを特徴とする請求項１記載の差動増幅器
。[Claims] [1] First and second input terminals (1) (2); a first transistor (Q1) whose base is connected to the first input terminal (1); a second transistor (Q2) whose base is connected to the second input terminal (2); a third transistor (Q3) whose base is connected to the first input terminal (1); a fourth transistor (Q4) whose base is connected to the second input terminal (2); an emitter of the first transistor (Q1) and the second transistor (Q4);
and the emitter of the transistor (Q2) and are connected in series with each other.
1) (R2), the emitter of the third transistor (Q3) and the fourth
and the emitter of the transistor (Q4) and are connected in series with each other.
3) (R4), a first current source (IS1) connected to the connection point of the first and second resistors (R1) (R2), and the third and fourth resistors (IS1);
A second current source (IS2) connected to the connection point of the resistors (R3) (R4) and a first base bias power supply terminal (3
), and the emitters are the first and third transistors (Q1) (
a fifth transistor (Q5) whose base is connected to the first base bias power supply terminal (3), and whose emitters are connected to the second and fourth transistors (Q2) (Q4); ), each of which has a base connected to the first base bias power supply terminal (3), a second base bias power supply terminal (4), and a second base bias power supply terminal (4); a seventh transistor (Q7) connected to the second base bias power supply terminal (4); an eighth transistor (Q8) whose base is connected to the second base bias power supply terminal (4); The collector of the fifth transistor (Q5) and the seventh transistor
a fifth resistor (R5) connected between the emitter of the sixth transistor (Q6) and the eighth transistor (Q6);
a sixth resistor (R6) connected between the emitter of the transistor (Q8); a collector power terminal (5); and the collector power terminal (5) and the seventh and eighth transistors (Q7). (Q8) respectively connected between
and an eighth resistor (R7) (R8); a first output terminal (6) connected to the collector of the fifth transistor (Q5); and a first output terminal (6) connected to the collector of the sixth transistor (Q6). and a second output terminal (7). [2] Furthermore, the first and second transistors (Q1)
(Q2), the first and second resistors (R1) (R2), and the first current source (IS1). , the another differential amplifier circuit includes the first and second transistors (Q1
) (Q2), the differential amplifier according to claim 1, wherein the differential amplifier is connected in parallel to the differential amplifier circuit including (Q2).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18616690A JPH0474009A (en) | 1990-07-13 | 1990-07-13 | Differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18616690A JPH0474009A (en) | 1990-07-13 | 1990-07-13 | Differential amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474009A true JPH0474009A (en) | 1992-03-09 |
Family
ID=16183548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18616690A Pending JPH0474009A (en) | 1990-07-13 | 1990-07-13 | Differential amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474009A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1003281A2 (en) * | 1998-11-19 | 2000-05-24 | Sony Corporation | Multi-input differential amplifier circuit |
| JP2002217654A (en) * | 2001-01-17 | 2002-08-02 | New Japan Radio Co Ltd | Differential amplifier circuit |
| US7352241B2 (en) | 2004-10-04 | 2008-04-01 | Samsung Electronics Co., Ltd. | Variable gain amplifier |
| US8683660B2 (en) | 2009-06-10 | 2014-04-01 | Ykk Corporation | Snap button |
-
1990
- 1990-07-13 JP JP18616690A patent/JPH0474009A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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