JPS5941027A - 計算機システム - Google Patents

計算機システム

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Publication number
JPS5941027A
JPS5941027A JP57150771A JP15077182A JPS5941027A JP S5941027 A JPS5941027 A JP S5941027A JP 57150771 A JP57150771 A JP 57150771A JP 15077182 A JP15077182 A JP 15077182A JP S5941027 A JPS5941027 A JP S5941027A
Authority
JP
Japan
Prior art keywords
computer
timer
signal
time
work
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57150771A
Other languages
English (en)
Inventor
Shinichi Endo
伸一 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP57150771A priority Critical patent/JPS5941027A/ja
Publication of JPS5941027A publication Critical patent/JPS5941027A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46Multiprogramming arrangements
    • G06F9/48Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806Task transfer initiation or dispatching
    • G06F9/4812Task transfer initiation or dispatching by interrupt, e.g. masked
    • G06F9/4825Interrupt from clock, e.g. time of day

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  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)
  • Debugging And Monitoring (AREA)
  • Direct Current Feeding And Distribution (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の対象 木兄明番ま、計算機システムの運転方式に係り、特に計
算機システムの運転終了時のシステム自動立下げ方式に
関するものである。
従来技術 計算機システムの従来の自動立下げ方式は、計算機から
業務終了報告を受けた運転制御装置5が計算機の電源を
オフにするようなものか、あるいは運転制御装置のタイ
マーにあらかじめ業務終了時刻を設定しておきこの時刻
になったとき運転制御装置が自動的に計算機の電源をオ
フするようなものであった。このような計算機システム
においては、計算機のノ)−ドウエア障害やソフトウェ
アのバグなどのソフトウェア障害があると、計算機から
業務終了報告が発行されないため、自動的にシステムの
立下げを行うことができなくなるという問題があった。
また運転制御装置のタイマーに業務終了時刻を設定して
おく場合においても、このような計算機の障害があると
、計算機が障害のため停止しているときに強制的に計算
機システムの立下げを行うため、メモリ・ダンプなど障
害の履歴が残らないという問題があった。
発明の目的 本発明の目的は、計算機の障害の場合でも、メモリダン
プ等障害の履歴を残すことを可能にする計算機システム
の自動立下げ方式を提供することにある。
本発明は、計算機がその業務処理を終了すぺ・き第1の
時刻に達したとき該計算機に信号を送る第1のタイマと
、この第1の時刻後であって計算機の電源オフが行われ
るt(き第2の時刻に達したとき計算機の電源に対しオ
フ信号を送る第2のタイマとを有する計算機システムを
特徴とする。
発明の実施例 以下本発明の一実施例を第1図により説明する。
第1図は本発明を適用した計算機システムのシステム構
成である。計算機1と運転制御装置2は、業務綻了時に
計算機で発行する業務終了信号31を運転制御装置2へ
伝える業務終了信号インタフェース3と、運転制御装置
2から計算(幾1へ業務の終了を指示する業務終了指令
信号41を伝える業務終了指令インタフェース4と、運
転制御装置2から計算機1の電源をオフにするよう指令
するための電源オフインタフェース5とで接続される。
る業務終了信号受信部62、業務終了指令信号4゛1を
発行する時刻を設定する第1タイマ6と、第1タイマ6
からの信号により業務終了指令信号41を発行する業務
終了指令送信部42、強制的に計算機の電源をオフにす
るための時刻を設定する第2タイマ7と、第2タイマ7
からの信号あるいは業務終了信号受信部32からの信号
により計算機1の電源をオフにするよう指令する電源オ
フ制御部51とで構成される。なお現在の多くの計算機
は、計算機の電源に対し電源オフを指令することにより
、該計算機に接続される周辺装置の電源も順次オフにす
るような方式をとっている。
本実施例における動作は次のようになる。
計算機1は所定の業務を終了すると、業務終了信号51
を発行する。業務終了信号31は、業務終了信号イノタ
フエース3を介して運転制御装置2に送られる。運転制
御装置2の業務終了信号受信部62が業務終了信号51
を受信すると、電源オフ制御部51を起動し、計算機1
の電源をオフにする。
以上が正常動作の場合である。しかし計算機1に何らか
の障害があると、業務終了信号31が発行さ1ない場合
がある。このため第1タイマ6に計算機1が業務を終了
すべき時刻を設定し、第2タイマ7に計算機1のtSを
強制的にオフする時刻を設定しておくことにより、この
ような障害に備えることができる。以下このような異常
時の場合の動作を説明する。上記のような障害のために
、計nl1B1から業務終了信号31が発行される予定
時刻を過ぎて、第1タイマ6に設定した時刻になると、
第1タイマ6からの信号により業務終了指令送信部42
が起動され、計算機1に対し業務終了指令信号41が発
行される。
業務終了指令信号41は、計算機1において最も優先順
位の高い割込みとして処理される。計算機1が業務終了
指令信号を受信すると、もし現在業務処理中であればこ
れを中断し、データの保全やりスタートポイントの設定
、メモリダンプ等を行い、計算機1の電源オフカー可倉
訛な状態にする。
以下このような計算機1で行われる処理の一例を挙げる
。計算機はこのような業務終了指令信号を外部割込みの
ような特殊な割込みとして受取る。この割込みによって
割込み処理ルーチンが起動されると、同ルーチン&ま業
務終了指令信号であること認識し、自動運転監視ブロク
゛ラムのような監視プログラムに制御を渡す。このとき
割込まれたタスクが使用して(・たブロク゛ラムOカウ
ンタや汎用レジスタの内容G−1、監視]。
ログラムに引継がれる。監視ブロク”ラム&マ、ジョブ
の進行状況を把握し、また監視下のジョブが発行するコ
ンソール・メツセージを把握しているのが普通である。
監視ブロク°ラムGマ、このようなジョブの進行状況に
関する情報を外部記憶装置に退避する。またコンソール
・メツセージとしてまだ出力されずにキューに人って(
・るものがあれば、これを出力する。以上のような処理
を終えた後、監視プログラム番ま、メモリタ。
ンプずべきメモリ範囲を指定し、上位の制御プログラム
に対しメモリダンプを要求するマタロ命令を発行する。
続いて第2タイマ7に設定した時刻になると、第2タイ
マ7からの信号により電源オフ制御部51を起動し、計
算機1の電源をオフし該計算機1を自動的に立下げる。
上記説明からほぼ明らかであるが、第1タイマ乙に設定
する時刻C,′i、通常の運用の場合には、計算機1か
ら業務終了信号31が発行される予定時刻より後である
。また第2タイマ7に設定する時刻は、第1タイマ6に
設定する時刻より後でありかつ上記のようなメモリダン
プ等に要する時間的余裕をおいたものである。
なお本実施例では、第1タイマ6と第2タイマ7どを全
く独立に設けたが、第2タイマ7を第1タイマ6が信号
を発行した後に動作するタイマとしても良い。
また本発明の他の実施例としては、業務終了信号インタ
フェース3および業務終了信号受信部32をもたないよ
うな運転制御装置2が挙げられる。この実施例において
は、第1タイマ6に業務終了予定時刻を設定し、第2タ
イマ7には上記と同じく計算機1の電源オフによる自動
立下げ時刻を設定する。第1タイマ6に設定された時刻
に達すると、業務終了指令送信部42は1、業務終了指
令インタフェース4を紅白して計算機1に業務終了指令
送信部を発行する。このとき計算機1は、すでに全業務
を終了しておれば、たとえば全業務正常終了の旨の記録
(ログ)を外部記憶装置等に残す。まだ業務を処理中で
あれば、これを中断し、データの保全やりスタートポイ
ントの設定等乞行い、該業務の再開始を容易にする。も
し計算機1がその障害により停止している場合であれば
、上記のように処理中の業務処理を中断し、データの保
全やりスタートポイントの設定、メモリダンプ等を試行
し、障害の履歴を残すようにする。
発明の効果 本発明によれば、計算機の障害の場合でも、メモリダン
プ等障害の履歴を残すことが可能であるので、信頼性の
高い計算機システムを提供できるという効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例である計算機システムのシス
テム構成図である。 1・・・計算機、     2・・・運転制御装置、3
・・・業務終了信号インタフエース、4・・・業11丁
指令インタフェース、5・・・電源オフインタフェース
、 6・・・第1タイマ、    7・・・第2タイマ。 才 1 図

Claims (1)

    【特許請求の範囲】
  1. 計算機がその業務処理を終了すべき第1の時刻に達した
    とき該計算機に信号を送る第1のタイマと、前記第1の
    時刻後であって前記計算機の電源オフが行われるべき第
    2の時刻に達したとき該計算機の電源に対しオフ信号を
    送る第2のタイマとを有することを特徴とする計算機シ
    ステム。
JP57150771A 1982-09-01 1982-09-01 計算機システム Pending JPS5941027A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57150771A JPS5941027A (ja) 1982-09-01 1982-09-01 計算機システム

Applications Claiming Priority (1)

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JP57150771A JPS5941027A (ja) 1982-09-01 1982-09-01 計算機システム

Publications (1)

Publication Number Publication Date
JPS5941027A true JPS5941027A (ja) 1984-03-07

Family

ID=15504056

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57150771A Pending JPS5941027A (ja) 1982-09-01 1982-09-01 計算機システム

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JP (1) JPS5941027A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60251417A (ja) * 1984-05-29 1985-12-12 Nec Corp コンピユ−タシステムにおける自動電源切断制御方式
JPS6146120A (ja) * 1984-08-08 1986-03-06 オムロン株式会社 電源自動切断システム
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5850030A (ja) * 1981-09-21 1983-03-24 Mitsubishi Electric Corp 電子計算機システムの電源制御装置

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