JPS593924A - 被転写パタ−ンを有する基板とウエハの位置合わせ方法 - Google Patents
被転写パタ−ンを有する基板とウエハの位置合わせ方法Info
- Publication number
- JPS593924A JPS593924A JP57111928A JP11192882A JPS593924A JP S593924 A JPS593924 A JP S593924A JP 57111928 A JP57111928 A JP 57111928A JP 11192882 A JP11192882 A JP 11192882A JP S593924 A JPS593924 A JP S593924A
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- JP
- Japan
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- chips
- wafer
- blank
- pattern
- alignment
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- Pending
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Control Of Position Or Direction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａｌ 発明の技術分野
本発明はウェハ上に高密度集積回路を描画するステッパ
ーを用いワンショットづつ露光するアライメント系と一
括露光系とを併用して回路形成するに有効な位置合せ法
に関する。
ーを用いワンショットづつ露光するアライメント系と一
括露光系とを併用して回路形成するに有効な位置合せ法
に関する。
（ｂ） 技術の背景 −
微細加工技術の発展に伴い、半導体デバイスのうち集積
技術で先行している一例としてＭＯ３Ｌｓｒのダイナミ
ックＲＡＭがある。現在実用化段階にある６４にダイナ
ミックＲＡＭは約１５万個の素子が搭載されている。
技術で先行している一例としてＭＯ３Ｌｓｒのダイナミ
ックＲＡＭがある。現在実用化段階にある６４にダイナ
ミックＲＡＭは約１５万個の素子が搭載されている。
更には超ＬＳＩ分野では１．２〜１．５μｍ（Ｄゲート
幅の微細加工技術が要請されゴつある。このためデバイ
ス回路の改良１寸法の微細化、チップの大型化が要求さ
れる。
幅の微細加工技術が要請されゴつある。このためデバイ
ス回路の改良１寸法の微細化、チップの大型化が要求さ
れる。
特に微細加工技術は従来のホトリソグラフィ （光露光
）技術では充分な対応ができず１：１等倍プロジェクシ
ョンアライナの高精度化、遠紫外光源を用いた露光装置
、縮小型プロジェクションアライ子等が用いられる。何
れの方法もマスク及びレチクル上に精密描画された微細
パターンをウェハ上に転写するためチップの位置合せは
重要な課題である。
）技術では充分な対応ができず１：１等倍プロジェクシ
ョンアライナの高精度化、遠紫外光源を用いた露光装置
、縮小型プロジェクションアライ子等が用いられる。何
れの方法もマスク及びレチクル上に精密描画された微細
パターンをウェハ上に転写するためチップの位置合せは
重要な課題である。
＋１１．） 従来技術之問題点
縮小投影露光装置では通常１ｏ：１の縮小率でレチクル
上のパターンをステップアンドリピート（Ｓｔｅｐ
ａｎｄ Ｒｅｐｅａｔ）方式で例えば５ｘ５ｍ／ｍの
チップサイズのパターンを１゜Ｏφのウェハ上にワンシ
ョットづつ投影露光すると約３００回の露光（フランス
）が必要となる。
上のパターンをステップアンドリピート（Ｓｔｅｐ
ａｎｄ Ｒｅｐｅａｔ）方式で例えば５ｘ５ｍ／ｍの
チップサイズのパターンを１゜Ｏφのウェハ上にワンシ
ョットづつ投影露光すると約３００回の露光（フランス
）が必要となる。
各チップ毎にアライメントを行い、これに要する時間と
露光時間をそれぞれ最小に見積りしても０．４ｓｅｃは
必要でウェハ１枚に要する時間は３００ｓｅｃに達する
。単純計算したスループ・７トは１２枚／時間となる。
露光時間をそれぞれ最小に見積りしても０．４ｓｅｃは
必要でウェハ１枚に要する時間は３００ｓｅｃに達する
。単純計算したスループ・７トは１２枚／時間となる。
アライメントの良否は精度及び時間に関係するため、高
精度を要するアライメントにはこの方式が最適であり、
あまり精度を要しないバターニングには１：１のコンタ
クドアライ九又は等倍に結像するプロジェクションアラ
イナを併用する混合露光法が用いられる。
精度を要するアライメントにはこの方式が最適であり、
あまり精度を要しないバターニングには１：１のコンタ
クドアライ九又は等倍に結像するプロジェクションアラ
イナを併用する混合露光法が用いられる。
例えば５種類のレチクルを用いて５層の精密パターンを
ウェハ上に投影画像を形成して精密画像のチップとなし
、更にこのチップ」−にコンタクトアライナ又はプロジ
ェクションアライナで所望のパターンを描画した５種類
のマスクを用い千ノプーヒに順次転写を繰り返して１ｃ
層を要するような高密度の微細パターンを形成する。
ウェハ上に投影画像を形成して精密画像のチップとなし
、更にこのチップ」−にコンタクトアライナ又はプロジ
ェクションアライナで所望のパターンを描画した５種類
のマスクを用い千ノプーヒに順次転写を繰り返して１ｃ
層を要するような高密度の微細パターンを形成する。
このような高密度集積回路では、その１ｃが動かなかっ
た場合、あるいは十分な特１ノ↓が出なかった場合はそ
の不良原因の探究が非常に難しい。
た場合、あるいは十分な特１ノ↓が出なかった場合はそ
の不良原因の探究が非常に難しい。
このためマスク及びウェハ上にモニタチップを蝮数個備
え、工程間チｆｆ−’７りを確実に行えるようにするの
が一般的である。
え、工程間チｆｆ−’７りを確実に行えるようにするの
が一般的である。
その具体例を第１図に示す。図において１はマスク、２
はウェハ、３．４．５はモニター千ノブ５６はチップを
示す。露光当初の一層又は二層程度はそれほどパターン
の複雑性はなく目視による位置合せは容易であるが三層
目、四層目と順゛次転写されるに従い、微細パターンを
輻輪し。
はウェハ、３．４．５はモニター千ノブ５６はチップを
示す。露光当初の一層又は二層程度はそれほどパターン
の複雑性はなく目視による位置合せは容易であるが三層
目、四層目と順゛次転写されるに従い、微細パターンを
輻輪し。
位置合せは回能となる。
従って図示するようなチップ６間にモニターチップ３．
４．５をマスク１及びウェハ２−ヒに挿入しモニター千
ノブ３．４．５のパターン（象を重ねて位置合せを容易
にするものである。
４．５をマスク１及びウェハ２−ヒに挿入しモニター千
ノブ３．４．５のパターン（象を重ねて位置合せを容易
にするものである。
このモニターチップ３．４．５には特殊なパターン像を
描画し１位置合廿を容易にしているが多層なるに従いチ
ップ６には微細パターンが順次転写され中心部はモニタ
ーチップ６を合せることにより位置合せができるが特に
周辺部においてはチップ６の重ね合せが困難となり、パ
ターン位置ズレを生ずる原因となりチップ６の歩留りが
低下する。
描画し１位置合廿を容易にしているが多層なるに従いチ
ップ６には微細パターンが順次転写され中心部はモニタ
ーチップ６を合せることにより位置合せができるが特に
周辺部においてはチップ６の重ね合せが困難となり、パ
ターン位置ズレを生ずる原因となりチップ６の歩留りが
低下する。
（ｄ）発明の目的
本発明は上記の欠点に鑑み、ウェハ上に築積回路パター
ンを転写するに際して、マスク、ウェハ上の周辺部にブ
ランクチップを設ける位置合せ法を提（Ｊ４ Ｌ 、チ
ップの歩留りを向−Ｉニさせることを目的とする。
ンを転写するに際して、マスク、ウェハ上の周辺部にブ
ランクチップを設ける位置合せ法を提（Ｊ４ Ｌ 、チ
ップの歩留りを向−Ｉニさせることを目的とする。
ｔｅｌ 発明の構成
上記目的は本発明によれば被転写パターンを有する基板
とウェハの対応する位置にパターンの形成されない空領
域をそれぞれ設け１該空領域に基づいて位置合せを行う
ことによって達せられる。
とウェハの対応する位置にパターンの形成されない空領
域をそれぞれ設け１該空領域に基づいて位置合せを行う
ことによって達せられる。
（ｆｌ 発明の実施例
以下１本発明の実施例を図面により詳述する。
第２図は本発明の一実施例であるウェハ及びマン、りの
周ｉｎ部に設けた位置合せ用ブランクチップを示す上面
図である。
周ｉｎ部に設けた位置合せ用ブランクチップを示す上面
図である。
第３図は第２図で示すブランク千ノブ周辺の拡大図であ
る。中央部に設けた特殊パターンを描画したモニター千
〕ブ１３．１４．１５とは′Ａｌ＋ （固にマスク１１
及びウェハ１２の周辺部に図示するようなブランクチッ
プ（空白部）１７．１８を略対象位置に設ける。
る。中央部に設けた特殊パターンを描画したモニター千
〕ブ１３．１４．１５とは′Ａｌ＋ （固にマスク１１
及びウェハ１２の周辺部に図示するようなブランクチッ
プ（空白部）１７．１８を略対象位置に設ける。
ブランクチップ１７．１８はレチクル上の画像をワンソ
ヨノＩ・づつフランスする際、空白部を形成するようシ
ョットをとばして形成するもので位置指定をアライナ制
御系に与えることにより１ＪＴＩ常のプロセスで形成さ
れる。
ヨノＩ・づつフランスする際、空白部を形成するようシ
ョットをとばして形成するもので位置指定をアライナ制
御系に与えることにより１ＪＴＩ常のプロセスで形成さ
れる。
このブランクチップ１７．１８を設けることにより、ウ
ェハ１２にマスク１１を重ね合せるに際し周囲に介在す
るチップ１６の輪郭図形を見易くし３位置合せ精度が向
上する。まず最初に中央部におけるモニターチップ１３
．１４．１５を位置合せをなし史にブランクチップ１７
．１８周辺の千ノブの図形を重ね合せて位置合せをする
もので従来に比し位置合せは容易となる。
ェハ１２にマスク１１を重ね合せるに際し周囲に介在す
るチップ１６の輪郭図形を見易くし３位置合せ精度が向
上する。まず最初に中央部におけるモニターチップ１３
．１４．１５を位置合せをなし史にブランクチップ１７
．１８周辺の千ノブの図形を重ね合せて位置合せをする
もので従来に比し位置合せは容易となる。
前述したように高密度のデバイスを作成するためには通
常１０枚程度のレチクル又はマスクをウェハ上に重ねて
合せる。この重ね合せ（Ｏｖｅｒｌａｙ）精度は厳しい
要求であり、この精度はりソグラフィ装置を用いる場合
位置合せ精度を向上させることによってチップ１６上に
より精密な微細パターンのアライメントが可能となる。
常１０枚程度のレチクル又はマスクをウェハ上に重ねて
合せる。この重ね合せ（Ｏｖｅｒｌａｙ）精度は厳しい
要求であり、この精度はりソグラフィ装置を用いる場合
位置合せ精度を向上させることによってチップ１６上に
より精密な微細パターンのアライメントが可能となる。
ブランクチップ１．７．１８はウェハ１２の各チップ１
６毎にカットされる際不要部分として除去される部分１
７’、１８’近辺に設ければロス分が減少し経済的であ
る。
６毎にカットされる際不要部分として除去される部分１
７’、１８’近辺に設ければロス分が減少し経済的であ
る。
（ａ 発明の効果
以上詳細に説明したように本発明の位置合せ用ブランク
部を設けることによりウェハ上にマスクを重ね合せる位
置合せ精度は従来に比して向上するとともに容易となり
、しかも通常の製造プロセスでブランク部が形成され、
チップの歩留りを向上させる経済性に優れた効果がある
。
部を設けることによりウェハ上にマスクを重ね合せる位
置合せ精度は従来に比して向上するとともに容易となり
、しかも通常の製造プロセスでブランク部が形成され、
チップの歩留りを向上させる経済性に優れた効果がある
。
第１図は従来例であるマスクをウェハ上に位置合せする
モニターチップ及びその位置を示す上面図。 第２図は本発明の一実施例であるウェハ及びマスクの周
辺部に設けた位置合せ用ブランクチップ（空白部）を示
す上面図。 第３図は第２図で示すブランクチップの拡大図である。 図において１１はマスク、１２はウェハ。 １３．１４．１５はモニターチップ、１６はチップ、１
７．１８はブランクチップを示す。 第１図 半７図
モニターチップ及びその位置を示す上面図。 第２図は本発明の一実施例であるウェハ及びマスクの周
辺部に設けた位置合せ用ブランクチップ（空白部）を示
す上面図。 第３図は第２図で示すブランクチップの拡大図である。 図において１１はマスク、１２はウェハ。 １３．１４．１５はモニターチップ、１６はチップ、１
７．１８はブランクチップを示す。 第１図 半７図
Claims (1)
- 被転写パターンを有する基板とウェハの対応する位置に
パターンの形成されない空領域をそれぞれ設け、該空領
域に基づいて位置合せを行うことを特徴とする被転写パ
ターンを有する基板とウェハの位置合せ方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111928A JPS593924A (ja) | 1982-06-29 | 1982-06-29 | 被転写パタ−ンを有する基板とウエハの位置合わせ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111928A JPS593924A (ja) | 1982-06-29 | 1982-06-29 | 被転写パタ−ンを有する基板とウエハの位置合わせ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593924A true JPS593924A (ja) | 1984-01-10 |
Family
ID=14573633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111928A Pending JPS593924A (ja) | 1982-06-29 | 1982-06-29 | 被転写パタ−ンを有する基板とウエハの位置合わせ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593924A (ja) |
-
1982
- 1982-06-29 JP JP57111928A patent/JPS593924A/ja active Pending
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