JPS593924A - Positioning of wafer and substrate having pattern to be transferred - Google Patents
Positioning of wafer and substrate having pattern to be transferredInfo
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- JPS593924A JPS593924A JP57111928A JP11192882A JPS593924A JP S593924 A JPS593924 A JP S593924A JP 57111928 A JP57111928 A JP 57111928A JP 11192882 A JP11192882 A JP 11192882A JP S593924 A JPS593924 A JP S593924A
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Abstract
Description
【発明の詳細な説明】
fal 発明の技術分野
本発明はウェハ上に高密度集積回路を描画するステッパ
ーを用いワンショットづつ露光するアライメント系と一
括露光系とを併用して回路形成するに有効な位置合せ法
に関する。Detailed Description of the Invention fal Technical Field of the Invention The present invention is an effective method for forming circuits using both an alignment system that exposes one shot at a time and a batch exposure system using a stepper that draws high-density integrated circuits on a wafer. Regarding alignment methods.
(b) 技術の背景 −
微細加工技術の発展に伴い、半導体デバイスのうち集積
技術で先行している一例としてMO3Lsrのダイナミ
ックRAMがある。現在実用化段階にある64にダイナ
ミックRAMは約15万個の素子が搭載されている。(b) Background of the Technology - With the development of microfabrication technology, MO3Lsr dynamic RAM is an example of a semiconductor device that is ahead in integration technology. The 64, which is currently in the commercialization stage, is equipped with approximately 150,000 dynamic RAM elements.
更には超LSI分野では1.2〜1.5μm(Dゲート
幅の微細加工技術が要請されゴつある。このためデバイ
ス回路の改良1寸法の微細化、チップの大型化が要求さ
れる。Furthermore, in the field of VLSI, there is an increasing demand for microfabrication technology with a gate width of 1.2 to 1.5 .mu.m (D gate width).Therefore, there is a demand for improvements in device circuits, miniaturization in one dimension, and larger chips.
特に微細加工技術は従来のホトリソグラフィ (光露光
)技術では充分な対応ができず1:1等倍プロジェクシ
ョンアライナの高精度化、遠紫外光源を用いた露光装置
、縮小型プロジェクションアライ子等が用いられる。何
れの方法もマスク及びレチクル上に精密描画された微細
パターンをウェハ上に転写するためチップの位置合せは
重要な課題である。In particular, microfabrication technology cannot be adequately supported by conventional photolithography (light exposure) technology, so high-precision 1:1 equal-size projection aligners, exposure equipment using deep ultraviolet light sources, miniature projection aligners, etc. are being used. It will be done. In either method, chip alignment is an important issue in order to transfer a fine pattern precisely drawn on a mask or reticle onto a wafer.
+11.) 従来技術之問題点
縮小投影露光装置では通常1o:1の縮小率でレチクル
上のパターンをステップアンドリピート(Step
and Repeat)方式で例えば5x5m/mの
チップサイズのパターンを1゜Oφのウェハ上にワンシ
ョットづつ投影露光すると約300回の露光(フランス
)が必要となる。+11. ) Problems with Conventional Technology Reduction projection exposure equipment usually performs step-and-repeat processing of the pattern on the reticle at a reduction ratio of 10:1.
If a pattern with a chip size of, for example, 5 x 5 m/m is projected and exposed one shot at a time on a wafer of 1°Oφ using the wafer and repeat method, approximately 300 exposures (France) are required.
各チップ毎にアライメントを行い、これに要する時間と
露光時間をそれぞれ最小に見積りしても0.4secは
必要でウェハ1枚に要する時間は300secに達する
。単純計算したスループ・7トは12枚/時間となる。Alignment is performed for each chip, and even if the time required for this and the exposure time are estimated to be the minimum, 0.4 sec is required, and the time required for one wafer reaches 300 sec. A simple calculation of the sloop of 7 sheets is 12 sheets/hour.
アライメントの良否は精度及び時間に関係するため、高
精度を要するアライメントにはこの方式が最適であり、
あまり精度を要しないバターニングには1:1のコンタ
クドアライ九又は等倍に結像するプロジェクションアラ
イナを併用する混合露光法が用いられる。Since the quality of alignment is related to accuracy and time, this method is optimal for alignments that require high precision.
For patterning, which does not require much precision, a mixed exposure method using a 1:1 contact aligner or a projection aligner that forms an image at the same magnification is used.
例えば5種類のレチクルを用いて5層の精密パターンを
ウェハ上に投影画像を形成して精密画像のチップとなし
、更にこのチップ」−にコンタクトアライナ又はプロジ
ェクションアライナで所望のパターンを描画した5種類
のマスクを用い千ノプーヒに順次転写を繰り返して1c
層を要するような高密度の微細パターンを形成する。For example, 5 types of reticles are used to project a 5-layer precision pattern onto a wafer to form a precision image chip, and then a contact aligner or projection aligner is used to draw a desired pattern on this chip. Repeated transfer to Chinopuhi using the mask of 1c
Forms a high-density fine pattern that requires multiple layers.
このような高密度集積回路では、その1cが動かなかっ
た場合、あるいは十分な特1ノ↓が出なかった場合はそ
の不良原因の探究が非常に難しい。In such a high-density integrated circuit, if 1c does not work or if a sufficient characteristic 1↓ is not produced, it is very difficult to investigate the cause of the failure.
このためマスク及びウェハ上にモニタチップを蝮数個備
え、工程間チff−’7りを確実に行えるようにするの
が一般的である。For this reason, it is common practice to provide several monitor chips on the mask and wafer to ensure inter-process checking.
その具体例を第1図に示す。図において1はマスク、2
はウェハ、3.4.5はモニター千ノブ56はチップを
示す。露光当初の一層又は二層程度はそれほどパターン
の複雑性はなく目視による位置合せは容易であるが三層
目、四層目と順゛次転写されるに従い、微細パターンを
輻輪し。A specific example is shown in FIG. In the figure, 1 is a mask, 2
3.4.5 represents a wafer, 3.4.5 represents a monitor, and 56 represents a chip. At the beginning of exposure, the pattern of one or two layers is not so complicated and alignment is easy by visual inspection, but as the third and fourth layers are transferred in sequence, the fine pattern becomes convergent.
位置合せは回能となる。The alignment becomes circular.
従って図示するようなチップ6間にモニターチップ3.
4.5をマスク1及びウェハ2−ヒに挿入しモニター千
ノブ3.4.5のパターン(象を重ねて位置合せを容易
にするものである。Therefore, the monitor chip 3 is placed between the chips 6 as shown in the figure.
4.5 is inserted into the mask 1 and the wafer 2-hi, and the pattern of the monitor 1,000 knobs 3.4.5 is overlapped to facilitate alignment.
このモニターチップ3.4.5には特殊なパターン像を
描画し1位置合廿を容易にしているが多層なるに従いチ
ップ6には微細パターンが順次転写され中心部はモニタ
ーチップ6を合せることにより位置合せができるが特に
周辺部においてはチップ6の重ね合せが困難となり、パ
ターン位置ズレを生ずる原因となりチップ6の歩留りが
低下する。A special pattern image is drawn on this monitor chip 3, 4, 5 to facilitate one position alignment, but as the number of layers increases, fine patterns are sequentially transferred to the chip 6, and the center part is made by aligning the monitor chip 6. Although alignment is possible, it becomes difficult to overlay the chips 6, especially in the peripheral area, which causes pattern positional deviation and reduces the yield of the chips 6.
(d)発明の目的
本発明は上記の欠点に鑑み、ウェハ上に築積回路パター
ンを転写するに際して、マスク、ウェハ上の周辺部にブ
ランクチップを設ける位置合せ法を提(J4 L 、チ
ップの歩留りを向−Iニさせることを目的とする。(d) Purpose of the Invention In view of the above-mentioned drawbacks, the present invention proposes an alignment method in which a blank chip is provided at the periphery of a mask and a wafer when transferring a built-up circuit pattern onto a wafer (J4 L, chip alignment method). The purpose is to improve yield.
tel 発明の構成
上記目的は本発明によれば被転写パターンを有する基板
とウェハの対応する位置にパターンの形成されない空領
域をそれぞれ設け1該空領域に基づいて位置合せを行う
ことによって達せられる。tel Structure of the Invention According to the present invention, the above-mentioned object is achieved by providing empty areas where no pattern is formed at corresponding positions of a substrate having a pattern to be transferred and a wafer, and performing alignment based on the empty areas.
(fl 発明の実施例 以下1本発明の実施例を図面により詳述する。(fl Embodiments of the invention Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第2図は本発明の一実施例であるウェハ及びマン、りの
周in部に設けた位置合せ用ブランクチップを示す上面
図である。FIG. 2 is a top view showing a blank chip for alignment provided on the periphery of a wafer and manifold according to an embodiment of the present invention.
第3図は第2図で示すブランク千ノブ周辺の拡大図であ
る。中央部に設けた特殊パターンを描画したモニター千
〕ブ13.14.15とは′Al+ (固にマスク11
及びウェハ12の周辺部に図示するようなブランクチッ
プ(空白部)17.18を略対象位置に設ける。FIG. 3 is an enlarged view of the vicinity of the blank thousand knob shown in FIG. 2. The monitor 13.14.15 with a special pattern drawn in the center is 'Al+ (fixed with mask 11).
Blank chips (blank areas) 17 and 18 as shown in the figure are provided on the periphery of the wafer 12 at substantially symmetrical positions.
ブランクチップ17.18はレチクル上の画像をワンソ
ヨノI・づつフランスする際、空白部を形成するようシ
ョットをとばして形成するもので位置指定をアライナ制
御系に与えることにより1JTI常のプロセスで形成さ
れる。Blank chips 17 and 18 are formed by skipping shots to form a blank area when the image on the reticle is scanned one by one, and is formed by the normal process of 1 JTI by giving position designation to the aligner control system. Ru.
このブランクチップ17.18を設けることにより、ウ
ェハ12にマスク11を重ね合せるに際し周囲に介在す
るチップ16の輪郭図形を見易くし3位置合せ精度が向
上する。まず最初に中央部におけるモニターチップ13
.14.15を位置合せをなし史にブランクチップ17
.18周辺の千ノブの図形を重ね合せて位置合せをする
もので従来に比し位置合せは容易となる。By providing the blank chips 17 and 18, when superimposing the mask 11 on the wafer 12, the contour figures of the chips 16 interposed around the wafer 12 can be easily seen, thereby improving the alignment accuracy. First of all, monitor chip 13 in the center
.. 14.15 to align blank chip 17
.. The positioning is performed by overlapping the figures of 1,000 knobs around 18, making the positioning easier than in the past.
前述したように高密度のデバイスを作成するためには通
常10枚程度のレチクル又はマスクをウェハ上に重ねて
合せる。この重ね合せ(Overlay)精度は厳しい
要求であり、この精度はりソグラフィ装置を用いる場合
位置合せ精度を向上させることによってチップ16上に
より精密な微細パターンのアライメントが可能となる。As mentioned above, in order to create high-density devices, usually about 10 reticles or masks are stacked on a wafer. This overlay accuracy is a strict requirement, and when using this precision beam lithography apparatus, by improving the alignment accuracy, more precise alignment of fine patterns on the chip 16 becomes possible.
ブランクチップ1.7.18はウェハ12の各チップ1
6毎にカットされる際不要部分として除去される部分1
7’、18’近辺に設ければロス分が減少し経済的であ
る。Blank chips 1.7.18 are each chip 1 of wafer 12
Part 1 that is removed as unnecessary part when cut every 6
If they are provided near 7' and 18', the loss will be reduced and it will be economical.
(a 発明の効果
以上詳細に説明したように本発明の位置合せ用ブランク
部を設けることによりウェハ上にマスクを重ね合せる位
置合せ精度は従来に比して向上するとともに容易となり
、しかも通常の製造プロセスでブランク部が形成され、
チップの歩留りを向上させる経済性に優れた効果がある
。(a) Effects of the Invention As explained in detail above, by providing the alignment blank part of the present invention, the alignment accuracy of overlapping the mask on the wafer is improved and simplified compared to the conventional method, and moreover, it is easier than the conventional manufacturing method. A blank part is formed in the process,
It has an excellent economical effect of improving the yield of chips.
第1図は従来例であるマスクをウェハ上に位置合せする
モニターチップ及びその位置を示す上面図。
第2図は本発明の一実施例であるウェハ及びマスクの周
辺部に設けた位置合せ用ブランクチップ(空白部)を示
す上面図。
第3図は第2図で示すブランクチップの拡大図である。
図において11はマスク、12はウェハ。
13.14.15はモニターチップ、16はチップ、1
7.18はブランクチップを示す。
第1図
半7図FIG. 1 is a top view showing a conventional monitor chip for aligning a mask on a wafer and its position. FIG. 2 is a top view showing an alignment blank chip (blank area) provided around the wafer and mask according to an embodiment of the present invention. FIG. 3 is an enlarged view of the blank chip shown in FIG. 2. In the figure, 11 is a mask, and 12 is a wafer. 13.14.15 is monitor chip, 16 is chip, 1
7.18 indicates a blank chip. Figure 1 and half 7
Claims (1)
パターンの形成されない空領域をそれぞれ設け、該空領
域に基づいて位置合せを行うことを特徴とする被転写パ
ターンを有する基板とウェハの位置合せ方法A method for aligning a substrate having a pattern to be transferred and a wafer, characterized in that an empty area where no pattern is formed is provided at corresponding positions on the substrate and the wafer having the pattern to be transferred, and alignment is performed based on the empty area.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57111928A JPS593924A (en) | 1982-06-29 | 1982-06-29 | Positioning of wafer and substrate having pattern to be transferred |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57111928A JPS593924A (en) | 1982-06-29 | 1982-06-29 | Positioning of wafer and substrate having pattern to be transferred |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS593924A true JPS593924A (en) | 1984-01-10 |
Family
ID=14573633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57111928A Pending JPS593924A (en) | 1982-06-29 | 1982-06-29 | Positioning of wafer and substrate having pattern to be transferred |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS593924A (en) |
-
1982
- 1982-06-29 JP JP57111928A patent/JPS593924A/en active Pending
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