JPS5939192A - 時分割スイツチの同期回路 - Google Patents
時分割スイツチの同期回路Info
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- JPS5939192A JPS5939192A JP14932782A JP14932782A JPS5939192A JP S5939192 A JPS5939192 A JP S5939192A JP 14932782 A JP14932782 A JP 14932782A JP 14932782 A JP14932782 A JP 14932782A JP S5939192 A JPS5939192 A JP S5939192A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は時分割スイッチの同期回路、更罠詳しく言えば
それぞれ１フレームに複数個のチャネルを持つ、時分割
多重された単一、もしくＦｉ％Ｘ数個の入力、及び出力
ＰＣＭノ・イウエイを有し、任意の入力ハイウェイの任
意のチャネルを、任意の出力ハイウェイの任意のチャネ
ルに出力する時分割スイッチの構成に係り、特にフレー
ム同期回路の構成法に関する。
それぞれ１フレームに複数個のチャネルを持つ、時分割
多重された単一、もしくＦｉ％Ｘ数個の入力、及び出力
ＰＣＭノ・イウエイを有し、任意の入力ハイウェイの任
意のチャネルを、任意の出力ハイウェイの任意のチャネ
ルに出力する時分割スイッチの構成に係り、特にフレー
ム同期回路の構成法に関する。
時分割多重されたＰＣＭ伝送路は交換、伝送等に広く用
いられている。例えば、時分割交換機における交換は時
分割多重化されたＰＣＭ・・イタエイ間、もしくは同一
ハイウェイ上で音声、もしくはデータがのっているタイ
ムスロットを入れ換えることにより行うことができる。
いられている。例えば、時分割交換機における交換は時
分割多重化されたＰＣＭ・・イタエイ間、もしくは同一
ハイウェイ上で音声、もしくはデータがのっているタイ
ムスロットを入れ換えることにより行うことができる。
時分割スイッチはこのようなタイムスロットの入れ換え
を行うものである。
を行うものである。
通常ＰＣＭ信号はビットシリアルに伝送され、−しかも
複数個のチャネルが同一伝送線路上に時間的に配列され
ているから、時分割スイッチにおいてタイムスロットの
入れ換えを行うためには各入力ハイウェイのフレームの
開始位置を時分割スイッチに供給されるフレーム同期信
号と一致させる必要がある（フレーム同期）。
複数個のチャネルが同一伝送線路上に時間的に配列され
ているから、時分割スイッチにおいてタイムスロットの
入れ換えを行うためには各入力ハイウェイのフレームの
開始位置を時分割スイッチに供給されるフレーム同期信
号と一致させる必要がある（フレーム同期）。
従来、このフレーム同期を取るために各人カッ１イウエ
イ毎にチャネル位相調整用バッファメモリ、フレーム位
相調整用バッファメモリを必要としていた。このフレー
ム位相調整用バッファメモリを時分割スイッチの記憶手
段と共用することにより、メモリ及び装置の削減をはか
ったものとして“時分割交換方式“（特開昭４８−６６
７０７）がある。これはまず各入力ハイウェイのチャネ
ル位相同期を取った後、各入力ハイウェイのフレーム位
相と基準フレーム同期′信号との位相差をチャネル同期
の数で検出し、これをもって記憶手段の書き込みアドレ
スを修飾することによりフレーム同期を取るものである
。この方法によればフレーム位相調整用バッファメモリ
ｔＶ用せずにフレーム同期を取ることが可能となる。し
かし、チャネル位相同期を取り、また各入力ハイウェイ
のフレーム位相と基準フレーム同期信号との位相差を検
出するためには各入力ハイウェイ毎にフレーム同期信号
検出回路が必要となり、またチャネル同期とフレーム同
期を別々に制御しているため同期回路の回路装置が大き
くなるという欠点がある。
イ毎にチャネル位相調整用バッファメモリ、フレーム位
相調整用バッファメモリを必要としていた。このフレー
ム位相調整用バッファメモリを時分割スイッチの記憶手
段と共用することにより、メモリ及び装置の削減をはか
ったものとして“時分割交換方式“（特開昭４８−６６
７０７）がある。これはまず各入力ハイウェイのチャネ
ル位相同期を取った後、各入力ハイウェイのフレーム位
相と基準フレーム同期′信号との位相差をチャネル同期
の数で検出し、これをもって記憶手段の書き込みアドレ
スを修飾することによりフレーム同期を取るものである
。この方法によればフレーム位相調整用バッファメモリ
ｔＶ用せずにフレーム同期を取ることが可能となる。し
かし、チャネル位相同期を取り、また各入力ハイウェイ
のフレーム位相と基準フレーム同期信号との位相差を検
出するためには各入力ハイウェイ毎にフレーム同期信号
検出回路が必要となり、またチャネル同期とフレーム同
期を別々に制御しているため同期回路の回路装置が大き
くなるという欠点がある。
本発明の目的はハイウェイ毎のフレーム位相同期回路を
使用せずにフレーム同期を取ることができる、時分割ス
イッチの同期回路を提供することである。
使用せずにフレーム同期を取ることができる、時分割ス
イッチの同期回路を提供することである。
本発明によれば、各入力ハイウェイのフレーム同期が取
れているか、いないかを判定し、この結果によってチャ
ネル同期を取るための可変遅延レジスタの遅延量、各入
力ハイウェイ上のディジタル情報を記憶する記憶手段の
書き込み、又は読み出しアドレス修飾酸全同時に変更す
ることにより、フレーム同期を取ることができる。この
結果、同期回路を各入力ハイウェイで時分割多重使用す
ることが可能となり、またチャネル同期を取るための可
変遅延レジスタの遅延量、記憶手段の１き込みアドレス
もしくは読み出しアドレスの修飾量を同時に制御できる
ため、簡単な構成でフレーム同第１図は８．１９２Ｍｂ
／Ｓのビットレートを持つ８本の入力及び出力ＰＣＭハ
イウェイ間のスイッチングを行う時分割スイッチの構成
を示している。１ワードが８ビツトで構成されていると
すれば、各ハイウェイは１２８チヤネル（チャネル０〜
１２７）の情報を伝送しており１フレームの間隔は１２
５μＳ （１／８ＫＨｚ ）である。したがって、この
時分割スイッチは１０２４ｘ１０２４の格子形スイッチ
と等価である。
れているか、いないかを判定し、この結果によってチャ
ネル同期を取るための可変遅延レジスタの遅延量、各入
力ハイウェイ上のディジタル情報を記憶する記憶手段の
書き込み、又は読み出しアドレス修飾酸全同時に変更す
ることにより、フレーム同期を取ることができる。この
結果、同期回路を各入力ハイウェイで時分割多重使用す
ることが可能となり、またチャネル同期を取るための可
変遅延レジスタの遅延量、記憶手段の１き込みアドレス
もしくは読み出しアドレスの修飾量を同時に制御できる
ため、簡単な構成でフレーム同第１図は８．１９２Ｍｂ
／Ｓのビットレートを持つ８本の入力及び出力ＰＣＭハ
イウェイ間のスイッチングを行う時分割スイッチの構成
を示している。１ワードが８ビツトで構成されていると
すれば、各ハイウェイは１２８チヤネル（チャネル０〜
１２７）の情報を伝送しており１フレームの間隔は１２
５μＳ （１／８ＫＨｚ ）である。したがって、この
時分割スイッチは１０２４ｘ１０２４の格子形スイッチ
と等価である。
第１図において、１０１は入力ハイウェイ上のディジタ
ル情報を保持するスピーチメモリ、１０２はスイッチン
グ情報を保持するコントロールメモ！Ｊ、１０３はフレ
ーム同期ずれの情報を保持する同期保持メモリ、１０５
は同期保持メモリから読み出した内容に１を加えるイン
クリメンタ、１０６は可変遅延レジスタ１２１，１２２
．・・・１２８から並列に読み出したディジタル情報を
選択して、スピーチメモリに供給するセレクタ、１０７
はセレクタ出力とあらかじめ定められた同期パターンを
比較して、同期がとれているかを検出する同期検出器、
１０８は同期保持メモリーの出力の上位７ビツトと、ス
ピーチメモリへの書き込みアドレスの上位７ビツトとが
一致しているかを判定する比較器、１０９はスピーチメ
モリの読み出し、及び書き込みアドレスを選択するため
のセレクタ、１１０は加算器（１１１）出力を保持する
ためのラッチ回路、１１１は同期保持メモリの出力をコ
ントロールメモリの出力に加えて、ワード学位でフレー
ム同期を取るための加算器、１１２はコントロールメモ
リの貌み出し及び書き込みアドレスを選択するためのセ
レクタ、１１３及び１１５は外部からコントロールメモ
リに書き込みを行なうアドレス及びデータを保持するラ
ッチ回路、１１４はスピーチメモリへの書き込みアドレ
スを決定するカウンタ、１３１〜１３８は同期保持メモ
リの出力を保持するためのラッチ回路、１４１〜１４８
はスピーチメモリの出力を並列／直列変換するシ入力信
号は可変遅延シフトレジスタ（１２１〜１２８）でビッ
ト単位の同期調整を受ける。この可変遅延シフトレジス
タの最後の８ビツトが並列に取り出されて、セレクタに
入力される。セレクタはＩＮＯ〜ＩＮ７の入力ＰＣＭハ
イウェイからの入力データを順次選択してスピーチメモ
リに入力する。スピーチメモリへの書き込みアドレスは
カウンタ（１１４）によって決定される。１フレームは
１２８チヤネルで８本の入力ハイウェイがあるから、ス
ピーチメモリは１０２４ワード必要であり、またカウン
タ１１４は１０ビツトで、８．１９２ＭＨ２のクロック
でカウントアツプされ、更に出力ハイウェイのフレーム
同期を制御するため、外部からの８ＫＨ２の基準フレー
ム同期信号でリセットされる。したがって、入力ハイウ
ェイノ７Ｌ／−ム同期がすべて、カウーンタ（１１４）
ｉリセットする基準フレーム同期信号と合っており、ス
ピーチメモリへの書き込みのタイミングずれは可変遅延
シフトレジスタで調整されるものとすれる。第２図にお
いて、ＣＨはチャネル番号を示している。コントロール
メモリはスピーチメモリからの読み出しアドレスを決定
しているから、コントロールメモリ１０２の８１＋」（
ｉはθ〜７のハイウェイの番号、ｊは１〜１２８のチャ
ンネル番号）のアドレスに８に＋ｔを書き込んでおけば
入力ハイウェイＩＮｔのにチャネルのデータを出力ハイ
ウェイ０ＵＴｊのｉチャネルに出力することができる。
ル情報を保持するスピーチメモリ、１０２はスイッチン
グ情報を保持するコントロールメモ！Ｊ、１０３はフレ
ーム同期ずれの情報を保持する同期保持メモリ、１０５
は同期保持メモリから読み出した内容に１を加えるイン
クリメンタ、１０６は可変遅延レジスタ１２１，１２２
．・・・１２８から並列に読み出したディジタル情報を
選択して、スピーチメモリに供給するセレクタ、１０７
はセレクタ出力とあらかじめ定められた同期パターンを
比較して、同期がとれているかを検出する同期検出器、
１０８は同期保持メモリーの出力の上位７ビツトと、ス
ピーチメモリへの書き込みアドレスの上位７ビツトとが
一致しているかを判定する比較器、１０９はスピーチメ
モリの読み出し、及び書き込みアドレスを選択するため
のセレクタ、１１０は加算器（１１１）出力を保持する
ためのラッチ回路、１１１は同期保持メモリの出力をコ
ントロールメモリの出力に加えて、ワード学位でフレー
ム同期を取るための加算器、１１２はコントロールメモ
リの貌み出し及び書き込みアドレスを選択するためのセ
レクタ、１１３及び１１５は外部からコントロールメモ
リに書き込みを行なうアドレス及びデータを保持するラ
ッチ回路、１１４はスピーチメモリへの書き込みアドレ
スを決定するカウンタ、１３１〜１３８は同期保持メモ
リの出力を保持するためのラッチ回路、１４１〜１４８
はスピーチメモリの出力を並列／直列変換するシ入力信
号は可変遅延シフトレジスタ（１２１〜１２８）でビッ
ト単位の同期調整を受ける。この可変遅延シフトレジス
タの最後の８ビツトが並列に取り出されて、セレクタに
入力される。セレクタはＩＮＯ〜ＩＮ７の入力ＰＣＭハ
イウェイからの入力データを順次選択してスピーチメモ
リに入力する。スピーチメモリへの書き込みアドレスは
カウンタ（１１４）によって決定される。１フレームは
１２８チヤネルで８本の入力ハイウェイがあるから、ス
ピーチメモリは１０２４ワード必要であり、またカウン
タ１１４は１０ビツトで、８．１９２ＭＨ２のクロック
でカウントアツプされ、更に出力ハイウェイのフレーム
同期を制御するため、外部からの８ＫＨ２の基準フレー
ム同期信号でリセットされる。したがって、入力ハイウ
ェイノ７Ｌ／−ム同期がすべて、カウーンタ（１１４）
ｉリセットする基準フレーム同期信号と合っており、ス
ピーチメモリへの書き込みのタイミングずれは可変遅延
シフトレジスタで調整されるものとすれる。第２図にお
いて、ＣＨはチャネル番号を示している。コントロール
メモリはスピーチメモリからの読み出しアドレスを決定
しているから、コントロールメモリ１０２の８１＋」（
ｉはθ〜７のハイウェイの番号、ｊは１〜１２８のチャ
ンネル番号）のアドレスに８に＋ｔを書き込んでおけば
入力ハイウェイＩＮｔのにチャネルのデータを出力ハイ
ウェイ０ＵＴｊのｉチャネルに出力することができる。
しかし実際には、各入力ハイウェイ毎にフレーム同期の
ずれ、及びスピーチメモリへの書き込みタイミングのず
れのため、スピーチメモリの内容は、第２図（ａ）とは
異なっている（但し、チャンネルの同期はとれているも
のとする）。
ずれ、及びスピーチメモリへの書き込みタイミングのず
れのため、スピーチメモリの内容は、第２図（ａ）とは
異なっている（但し、チャンネルの同期はとれているも
のとする）。
以下第１図を用いて、フレーム同期がどのよう取られる
かを説明する。
かを説明する。
フレーム同期を取るためには入力信号に同期信号が挿入
されていることが必要である。同期信号としては１フレ
ーム内の特定のビラトラ同期用に使う方法、１フレーム
内の特定のチャネルに同期パターンを挿入する方法等が
知られている。いずれの方法を用いても、同期回路は基
本的には変らないから、ここでは後の方法を用いた場合
の構成を示す。同期パターンは各入力ハイウェイのチャ
ネル０に置かれているものとする。
されていることが必要である。同期信号としては１フレ
ーム内の特定のビラトラ同期用に使う方法、１フレーム
内の特定のチャネルに同期パターンを挿入する方法等が
知られている。いずれの方法を用いても、同期回路は基
本的には変らないから、ここでは後の方法を用いた場合
の構成を示す。同期パターンは各入力ハイウェイのチャ
ネル０に置かれているものとする。
第１図において、可変遅延レジスタ１２１〜１２８は同
期保持メモリからの出力の下位３ビツトによって遅延量
を制御される。同期保持メモリは入力ハイウェイＩＮＯ
〜ＩＮ７のそれぞれのフレーム同期ずれに対応する情報
を持っている。フレーム同期ずれ情報はビット単位で記
憶されており、フレーム同期ずれの最大値は１０２３ヒ
ツトであるので、同期保持メモリの構成は８ワード×１
０ビツトである。同期保持メモリはカウンタ（１１４）
出力の下位３ビツトをアドレスとしており、またセレク
タ（１０６）も同じ情報を用いて各入力ハイウェイから
サイクリックに情報を取り込み、スピーチメモリへの書
き込みデータとしている。したがって各可変遅延シスト
レジスタの遅延量を制御するデータは同期保持メモリか
ら８回に１回しか読み出されないから、ラッチ回路（１
３１〜１３８）が必要となる。ラッチ回路は対応する入
力ハイウェイの同期ずれ情報が同期保持メモリから読み
出された時にこれをラッチして保持する。
期保持メモリからの出力の下位３ビツトによって遅延量
を制御される。同期保持メモリは入力ハイウェイＩＮＯ
〜ＩＮ７のそれぞれのフレーム同期ずれに対応する情報
を持っている。フレーム同期ずれ情報はビット単位で記
憶されており、フレーム同期ずれの最大値は１０２３ヒ
ツトであるので、同期保持メモリの構成は８ワード×１
０ビツトである。同期保持メモリはカウンタ（１１４）
出力の下位３ビツトをアドレスとしており、またセレク
タ（１０６）も同じ情報を用いて各入力ハイウェイから
サイクリックに情報を取り込み、スピーチメモリへの書
き込みデータとしている。したがって各可変遅延シスト
レジスタの遅延量を制御するデータは同期保持メモリか
ら８回に１回しか読み出されないから、ラッチ回路（１
３１〜１３８）が必要となる。ラッチ回路は対応する入
力ハイウェイの同期ずれ情報が同期保持メモリから読み
出された時にこれをラッチして保持する。
第３図は可変遅延レジスタの一構成例を示したものであ
る。図において、３０１は第１図の１３１〜１３８に相
当するラッチ回路、３０２はラッチ回路の出力３ビツト
によって８人力のうちの一本を選択するセレクタ、３０
３〜３１７はフリップフロップ、３１８は第１図の１０
６のセレクタに接続される出力である。図かられかるよ
うにラッチ回路の出力に応じて、Ｏ〜７ビツトの遅延を
与えることが可能である。
る。図において、３０１は第１図の１３１〜１３８に相
当するラッチ回路、３０２はラッチ回路の出力３ビツト
によって８人力のうちの一本を選択するセレクタ、３０
３〜３１７はフリップフロップ、３１８は第１図の１０
６のセレクタに接続される出力である。図かられかるよ
うにラッチ回路の出力に応じて、Ｏ〜７ビツトの遅延を
与えることが可能である。
セレクタ（１０６）の出力はスピーチメモリに書き込ま
れると共に、同期検出回路（１０７）に入力される。こ
こでの同期検出は、同期保持メモリ出力の上位７ビツト
とカウンタ１１４出力の上位７ビツトを比較器（１０８
）で比較し、一致した時のみ同期の検出を行う。ここで
同期の検出は、ＰＣＭ２４通話路方通話見方れるように
、伝送系における符号誤りに対する保護機能を持たせる
必要があるが、本発明とは直接関係ないので、ここでは
省略する。同期の検出はセレクタ（１０６）出力と同期
パターンを比較すれば可能である。同期が取れていない
場合には、同期保持メモリ１０３に書き込み命令を出し
、インクリメンタ（１０５）によって、同期保持メモリ
の出力に１を加えた結果を同期保持メモリに書き込む。
れると共に、同期検出回路（１０７）に入力される。こ
こでの同期検出は、同期保持メモリ出力の上位７ビツト
とカウンタ１１４出力の上位７ビツトを比較器（１０８
）で比較し、一致した時のみ同期の検出を行う。ここで
同期の検出は、ＰＣＭ２４通話路方通話見方れるように
、伝送系における符号誤りに対する保護機能を持たせる
必要があるが、本発明とは直接関係ないので、ここでは
省略する。同期の検出はセレクタ（１０６）出力と同期
パターンを比較すれば可能である。同期が取れていない
場合には、同期保持メモリ１０３に書き込み命令を出し
、インクリメンタ（１０５）によって、同期保持メモリ
の出力に１を加えた結果を同期保持メモリに書き込む。
したがって、同期が取れていない場合は、同期保持メモ
リの内容が１ずつ増加していくことになる。また同期が
取れた状態では同期保持メモリの下位３ビツトはチャネ
ル同期を取るのに必要なビット遅延量、上位７ビツトは
各チャネルが本来、スピーチメモリーに書き込まれるア
ドレス（第２図（ａ）参照）から何ワードずれているか
を示している。例えばスピーチメモリに第２図の）のよ
うに書き込まれているものとすると、ＩＮＯのチャネル
Ｏは２４番地に書き込まれており、ＩＮＯに対応する同
期保持メモリの内容の上位７ビツトは３（即ち２進法で
かくと°０００００１１“である）である。したがって
コントロールメモリの出力の上位７ビツトに同期保持メ
モリの上位７ビツトを加えて、スピーチメモリの読み出
しアドレスとすれば、コントロールメモリはスピーチメ
モリの内容が常に第２図（ａ）のようになっているもの
として制御することができる。
リの内容が１ずつ増加していくことになる。また同期が
取れた状態では同期保持メモリの下位３ビツトはチャネ
ル同期を取るのに必要なビット遅延量、上位７ビツトは
各チャネルが本来、スピーチメモリーに書き込まれるア
ドレス（第２図（ａ）参照）から何ワードずれているか
を示している。例えばスピーチメモリに第２図の）のよ
うに書き込まれているものとすると、ＩＮＯのチャネル
Ｏは２４番地に書き込まれており、ＩＮＯに対応する同
期保持メモリの内容の上位７ビツトは３（即ち２進法で
かくと°０００００１１“である）である。したがって
コントロールメモリの出力の上位７ビツトに同期保持メ
モリの上位７ビツトを加えて、スピーチメモリの読み出
しアドレスとすれば、コントロールメモリはスピーチメ
モリの内容が常に第２図（ａ）のようになっているもの
として制御することができる。
ここで加算結果が７ビツト以上となった時、即ち、１２
８を越えた時は加算結果−１２８をアドレスとして用い
る。（ＭＯＤ１２８の演算）したがって、ｉを加えるこ
とは１２８−ｉを差し引くことと等価であるから加Ｘを
ＭＯＤ１２８の減算に置き喚えても同様な機能を果たす
ことができる。
８を越えた時は加算結果−１２８をアドレスとして用い
る。（ＭＯＤ１２８の演算）したがって、ｉを加えるこ
とは１２８−ｉを差し引くことと等価であるから加Ｘを
ＭＯＤ１２８の減算に置き喚えても同様な機能を果たす
ことができる。
同期保持メモリの上位７ビツトはθ〜１２７ワードの同
期ずれ全指定でき、下位３ビツトはθ〜７ビツトの同期
ずれを指定できるから、全体として、０〜１０２３ビツ
トの同期ずれ、即ちすべての同期ずれを補正することが
可能である。
期ずれ全指定でき、下位３ビツトはθ〜７ビツトの同期
ずれを指定できるから、全体として、０〜１０２３ビツ
トの同期ずれ、即ちすべての同期ずれを補正することが
可能である。
上記説明から明らかなように、インクリメンタ（１０５
）の代わ９に、デクリメンタ、即ち入力から１を引いて
出力する減算器を用いても同様な動作が可能である。
）の代わ９に、デクリメンタ、即ち入力から１を引いて
出力する減算器を用いても同様な動作が可能である。
第４図は本発明の第２の実施例である。回路の構成は第
２図の比較器（１０８）を０検出器（４０８）で置き換
え、同期検出器（４０７）の入力をセレクタ（４０６）
出力からスピーチメモリ（４０１）の出力に変更しであ
る点のみが異なっており、他は同一である。この実施例
の動作を第１の実施例と異なる点だけに限って説明する
。
２図の比較器（１０８）を０検出器（４０８）で置き換
え、同期検出器（４０７）の入力をセレクタ（４０６）
出力からスピーチメモリ（４０１）の出力に変更しであ
る点のみが異なっており、他は同一である。この実施例
の動作を第１の実施例と異なる点だけに限って説明する
。
同期検出器（４０７）の入力はスピーチメモリ（４０１
）の出力から取られており、同期パターンの検出は０検
出器（４０８）が０を検出した時に行なわれる。したが
って、カウンタ（４１４）がＯになった時にスピーチバ
スメモリの出力に同期パターンが出力される（即ち、第
０チヤネルに同期パターンが入っていれば第０チヤネル
が出力される）ように同期保持メモリの内容が制御され
、フレーム同期を取ることができる。また、０検出器に
おいてｏｌ検出するかわりにｉ（０≦ｉ≦１２７）を検
出すれば、カウンタ（４１４）がｉの時に第０チヤネル
をスピーチメモリの出力とすることかできる。
）の出力から取られており、同期パターンの検出は０検
出器（４０８）が０を検出した時に行なわれる。したが
って、カウンタ（４１４）がＯになった時にスピーチバ
スメモリの出力に同期パターンが出力される（即ち、第
０チヤネルに同期パターンが入っていれば第０チヤネル
が出力される）ように同期保持メモリの内容が制御され
、フレーム同期を取ることができる。また、０検出器に
おいてｏｌ検出するかわりにｉ（０≦ｉ≦１２７）を検
出すれば、カウンタ（４１４）がｉの時に第０チヤネル
をスピーチメモリの出力とすることかできる。
第１．第２の実施例においては、コントロールメモリの
出力をスピーチメモリの読み出し７′ドレスとし、カウ
ンタ出力を書き込みアドレスとしていた。しかし、今ま
での説明から明らかなようにこの関係を逆にし又も良い
。更に同期保持メモリの内容によるアドレスの修飾はス
ピーチバスメモリの書き込みアドレス、読み出しアドレ
スいずれに対して行なっても良い。
出力をスピーチメモリの読み出し７′ドレスとし、カウ
ンタ出力を書き込みアドレスとしていた。しかし、今ま
での説明から明らかなようにこの関係を逆にし又も良い
。更に同期保持メモリの内容によるアドレスの修飾はス
ピーチバスメモリの書き込みアドレス、読み出しアドレ
スいずれに対して行なっても良い。
以上述べたように、本発明によればチャネル同期、フレ
ーム同期を共通の同期制御回路で取ることができ、しか
も同期制御回路の時分割多重１史用が可能となり、同期
回路の７・−ドウエアを大幅に削減することが可能とな
る。
ーム同期を共通の同期制御回路で取ることができ、しか
も同期制御回路の時分割多重１史用が可能となり、同期
回路の７・−ドウエアを大幅に削減することが可能とな
る。
第１図及び第４図は本発明のによる時分割スイッチの同
期回路の実施例を示すブロック図、第２図はスピーチメ
モリの内容を示す図、第３図は可変遅延レジスタの一構
成例を示す図である。
期回路の実施例を示すブロック図、第２図はスピーチメ
モリの内容を示す図、第３図は可変遅延レジスタの一構
成例を示す図である。
Claims (1)
- 【特許請求の範囲】 １、それぞれ１フレームに複数個のチャネルを持つ、時
分割多重された単一、もしくは複数個の入力、及び出力
ＰＣＭノ・イウエイを有し、任意の入力ハイウェイの任
意のチャネルを、任意の出力ハイウェイの任意のチャネ
ルに出力する時分割スイッチにおいて、各人カッ・イウ
エイの１チャネル以内の位相同期を可変遅延手段を用い
て取った後、入力ディジタル情報を記憶する記憶手段の
書き込みアドレス、もしくは読み出しアドレスを修飾す
ることによりフレーム同期を取−リ、可変遅延手段の遅
延量と入力ディジタル情報を記憶する記憶手段の書き込
み、もしくは読み出しアドレスの修飾量とを同時に制御
することを特徴とする時分割スイッチの位相同期回路。 ２、第１項記載の時分割スイッチにおいて、入力ハイウ
イエのディジタル情報を記憶する第１の記憶手段と、第
１の記憶手段の読み出しアドレスを供給してタイムスロ
ットの入れ換えを指定する第２の記憶手段と、入力・・
イウエイのフレーム同期と外部から供給される基準フレ
ーム同期信号との位相差をビット単位で記憶する第３の
記憶手段と、外部からのクロック信号でカウントアツプ
され、基準フレーム同期信号でリセットされるカウンタ
と、カウンタの上位ビットと第３の記憶手段の出力の上
位ビットとを比較する比較器と各入力ハイウェイに対応
する可変遅延手段と、可変遅延手段の出力を順次選択と
して、第１の記憶手段の書き込みデータとするセレクタ
とを持ち、前記カウンタの出力を第１の記憶手段の書き
込みアドレス、及び第２の記憶手段の読み出しアドレス
とし、更に前記カウンタ出力の下位ビットを第３の記憶
手段の書き込み、読み出しアドレスとし、前記比較器の
両人力が一致した時に前記セレクタの出力をあらかじめ
定められた同期パターンと比較し、一致しない場合のみ
第３の記憶手段の出力に１もし〈は−１を加えて同じア
ドレスに書き込み、第３の記憶手段の上位ビットと第２
の記憶手段の出力と全加算もしくは減算して第１の記憶
手段の読み出しアドレスとし、第３の記憶手段の出力の
下位ビットで前記可変遅延手段の遅延量を制（ａするこ
とを特徴とする同期回路。 ３、第２項記載の時分割スイッチにおいて、前記比較器
の一方の人力を特定のビットパターンとし、カウンタ出
力の上位ビットが前記特定のビットパターンと一致した
時に、第１の一記憶手段の出力をあらかじめ定められた
同期パターンと比較し、一致しない場合のみ第３の記憶
手段の出力に１もしくは−１を加えて同じアドレスに書
き込むことを特徴とする同期回路。 ４、第２項もしくは第３項記載の時分割スイッチにおい
て、前記第２の記憶手段の出力をそのまま第一の記憶手
段の読み出しアドレスとし、前記カウンタの出力から前
記第３の記憶手段の出力の上位ビットを加算もしくは減
算した結果を前記第１の記憶手段の書き込みアドレスと
じたことを特徴とする同期回路。 ５、第２項もしくは第３項記載の時分割スイッチにおい
て、前記力φンタ出カをそのまま前記第１の記憶手段の
読み出しアドレスとし、前記第２の記憶手段の出方から
、前記第３の６１１億手段の出力の上位ビットを加算も
しく ＋、１減算した結果を前記第１の記憶手段の４き
込みアドレスとしたことを特徴とする同期回路。 ６、第２項もしくは第３項記載の時分割スイッチにおい
て、前記第２の記憶手段の出力をそのまま、第１の記憶
手段の書き込みアドレスとし、前記カウンタの出力に、
前記第３の記憶手段の出力の上位ビラトラ加算もしくは
減算した結果を前記第１の記憶手段の読み出しアドレス
としたことを特徴とする同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14932782A JPS5939192A (ja) | 1982-08-30 | 1982-08-30 | 時分割スイツチの同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14932782A JPS5939192A (ja) | 1982-08-30 | 1982-08-30 | 時分割スイツチの同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5939192A true JPS5939192A (ja) | 1984-03-03 |
Family
ID=15472683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14932782A Pending JPS5939192A (ja) | 1982-08-30 | 1982-08-30 | 時分割スイツチの同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939192A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225693A (ja) * | 1983-06-06 | 1984-12-18 | Nitsuko Ltd | 時分割通話路における時間スイツチ |
| JPH024070A (ja) * | 1988-06-21 | 1990-01-09 | Fujitsu Ltd | 通信データ行先制御方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647195A (en) * | 1979-09-12 | 1981-04-28 | Siemens Ag | Circuit for compensating phase difference between intraaline clock signal added to pcmmtime sharing multilines connected to pcmmexchange and local clock signal of exchange |
-
1982
- 1982-08-30 JP JP14932782A patent/JPS5939192A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647195A (en) * | 1979-09-12 | 1981-04-28 | Siemens Ag | Circuit for compensating phase difference between intraaline clock signal added to pcmmtime sharing multilines connected to pcmmexchange and local clock signal of exchange |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225693A (ja) * | 1983-06-06 | 1984-12-18 | Nitsuko Ltd | 時分割通話路における時間スイツチ |
| JPH024070A (ja) * | 1988-06-21 | 1990-01-09 | Fujitsu Ltd | 通信データ行先制御方式 |
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