JPS5939191A - 制御信号分配方式 - Google Patents
制御信号分配方式Info
- Publication number
- JPS5939191A JPS5939191A JP14892182A JP14892182A JPS5939191A JP S5939191 A JPS5939191 A JP S5939191A JP 14892182 A JP14892182 A JP 14892182A JP 14892182 A JP14892182 A JP 14892182A JP S5939191 A JPS5939191 A JP S5939191A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control information
- identification code
- line control
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ta) 発明の技術分野
本発明は制御信号分配方式、特に通話路メモリと制御メ
モリとを有する1段時分割スイッチから回線対応部に、
ディジタル化された音声情報と回線制御情報とを時分割
多重通話路を介して伝送するディジタル交換機におりる
制御信号分配方式に関す。
モリとを有する1段時分割スイッチから回線対応部に、
ディジタル化された音声情報と回線制御情報とを時分割
多重通話路を介して伝送するディジタル交換機におりる
制御信号分配方式に関す。
lb) 従来技術と問題点
第1図は、この種ディジタル交換機における従来ある制
御信号分配方式の一例を示す図である。
御信号分配方式の一例を示す図である。
第1図において、1段時分割スイッチT S Wは、回
線対応部として収容される加入者回路L Cから、多重
化回路MPXを介して到来するデフfジタル化された音
声情報を、針数回路CN Tから供給される書込アドレ
スに従い通話路メモリSPMに順次格納し、制御メモリ
CMから供給される続出アドレスに従い通話路メモリS
PMから続出し、選択回路5EL2、時分割多重通話路
HWおよび多重分離回路DMPXを介して対応する加入
者回路LCに送出する。また制御信号保持メモリSSM
は、中央制御装置CCから伝達される回線制御情報dを
一旦M積した後、選択回路SEL 2、時分割多重通話
路HWおよび多重分離回路DMPXを介して前記加入者
回路LCとは独立に設けられた(B号分配装置SDに送
出すや。該信号分配装置SDは、受信した回線制御情報
dを総ての加入者回路LCの回線制御情報レジスタRE
Gに分配する。なお前記信号分配装置SDO数は、収容
加入者回路数を圧迫せぬ為に通品1乃至数個に限定され
、総ての加入者回路LCにより時分割使用される。従っ
て信号分配装置SDにより伝達可能な回線制御情報dの
伝送速度には限度がある。第2図は従来ある制御信号分
配方式の他の一例を示す図である。
線対応部として収容される加入者回路L Cから、多重
化回路MPXを介して到来するデフfジタル化された音
声情報を、針数回路CN Tから供給される書込アドレ
スに従い通話路メモリSPMに順次格納し、制御メモリ
CMから供給される続出アドレスに従い通話路メモリS
PMから続出し、選択回路5EL2、時分割多重通話路
HWおよび多重分離回路DMPXを介して対応する加入
者回路LCに送出する。また制御信号保持メモリSSM
は、中央制御装置CCから伝達される回線制御情報dを
一旦M積した後、選択回路SEL 2、時分割多重通話
路HWおよび多重分離回路DMPXを介して前記加入者
回路LCとは独立に設けられた(B号分配装置SDに送
出すや。該信号分配装置SDは、受信した回線制御情報
dを総ての加入者回路LCの回線制御情報レジスタRE
Gに分配する。なお前記信号分配装置SDO数は、収容
加入者回路数を圧迫せぬ為に通品1乃至数個に限定され
、総ての加入者回路LCにより時分割使用される。従っ
て信号分配装置SDにより伝達可能な回線制御情報dの
伝送速度には限度がある。第2図は従来ある制御信号分
配方式の他の一例を示す図である。
第2図においては、前記限度以上に高速の回線制御情報
dを多重分離回路DMPXのアドレスしに収容される特
殊加入者回路SLCに伝達する為に、多重化回路MPX
の所定アドレスKに収容される加入者回路LCO代りに
高速信号分配装置HS Dを収容し、中央制御装置CC
から伝達される音声情報と同一の伝送速度を有する高速
の回線制御情報dを通話路メモリSPMの所定アドレス
Kに格納し、制御メモリCMの所定アドレスLに中央制
御装置CCにより格納される続出アドレスKにより指定
される、多重分離回路DMPXの所定アドレスLに収容
される特殊加入者回1iSLCに伝送することが出来る
。
dを多重分離回路DMPXのアドレスしに収容される特
殊加入者回路SLCに伝達する為に、多重化回路MPX
の所定アドレスKに収容される加入者回路LCO代りに
高速信号分配装置HS Dを収容し、中央制御装置CC
から伝達される音声情報と同一の伝送速度を有する高速
の回線制御情報dを通話路メモリSPMの所定アドレス
Kに格納し、制御メモリCMの所定アドレスLに中央制
御装置CCにより格納される続出アドレスKにより指定
される、多重分離回路DMPXの所定アドレスLに収容
される特殊加入者回1iSLCに伝送することが出来る
。
以上の説明から明らかな如く、従来ある制御信号分配方
式においては、制御信号保持メモリSSMおよび信号分
配装置SDを介して総ての加入者回路LCに回線制御情
報dを時分割伝送Jる場合には伝送速度に限度が有り、
該限度を越える高速の回線制御情報dを伝送する為には
、専用の高速信号分配装置H3Dを所要数加入者回路1
.cの代りに収容する必要が有り、当該ディジタル交換
機の経済性を損なうと共に、収容加入者回路数を減少せ
しめる欠点が有った。
式においては、制御信号保持メモリSSMおよび信号分
配装置SDを介して総ての加入者回路LCに回線制御情
報dを時分割伝送Jる場合には伝送速度に限度が有り、
該限度を越える高速の回線制御情報dを伝送する為には
、専用の高速信号分配装置H3Dを所要数加入者回路1
.cの代りに収容する必要が有り、当該ディジタル交換
機の経済性を損なうと共に、収容加入者回路数を減少せ
しめる欠点が有った。
(C1発明の目的
本発明の目的は、前述の如き従来ある制御信号分配方式
の欠点を除去し、当該ディジタル交換機の経済性を損な
うこと無く、また収容回線数を減少せしめること無く、
高速の回線制御情+lを伝達可能な制御信号分配方式を
実現することに在る。
の欠点を除去し、当該ディジタル交換機の経済性を損な
うこと無く、また収容回線数を減少せしめること無く、
高速の回線制御情+lを伝達可能な制御信号分配方式を
実現することに在る。
(d) 発明の構成
この目的は、通話路メモリと制御メモリとを有する1段
時分割スイッチから回線対応部に、ディジタル化された
音声情報と回線制御情報とを時分割多重通話路を介して
伝送するディジタル交換機において、前記通話路メモリ
の続出アドレスであることを示す識別符号を付加した前
記続出アドレスと、回線制御情報であることを示す識別
符号を付加した前記回線制御情報とを前記制御メモリの
所定領域に格納し、前記制御メモリから読出される前記
読出ア]・レスに基づき前記通話路メモリから読出され
る音声情報と、前記制御メモリから読出される回線制御
情報との何れかを、前記識別符号に基づき選択し、前記
時分割多重通話路に送出する選択回路を設けることによ
り達成される。
時分割スイッチから回線対応部に、ディジタル化された
音声情報と回線制御情報とを時分割多重通話路を介して
伝送するディジタル交換機において、前記通話路メモリ
の続出アドレスであることを示す識別符号を付加した前
記続出アドレスと、回線制御情報であることを示す識別
符号を付加した前記回線制御情報とを前記制御メモリの
所定領域に格納し、前記制御メモリから読出される前記
読出ア]・レスに基づき前記通話路メモリから読出され
る音声情報と、前記制御メモリから読出される回線制御
情報との何れかを、前記識別符号に基づき選択し、前記
時分割多重通話路に送出する選択回路を設けることによ
り達成される。
(el 発明の実施例
以下、本発明の一実施例を図面により説明する。
第3図は本発明の一実施例による制御信号分配方式を示
す図である。なお、全図を通じて同一符号は同一対象物
を示す。第3図においては、中央制御装置CCから各加
入者回路LCに伝達される高速の回線制御情報dは、制
御メモリCMの所定アドレスLに格納される。該制御メ
モリCMの各アドレスには、通話路メモリSPMの続出
アドレスおよび前記高速の回線制御情報d自体を格納す
る領域以外に、1ビツトの識別符号iを格納する領域が
設けられている。中央制御装置CGは、前記続出アドレ
スを制御メモリCMに格納する場合には、続出アドレス
であることを示す識別符号i (例えば論理値0)を付
加し、また高速の回線制御情報dを制御メモリCMに格
納する場合には、高速の回線制御情報dであることを示
す識別符号i(例えば論理値l)を付加する。また通話
路メモIJSPMと選択回路5EL2との間には、選択
回路5EL3が設けられている。該選択回路5EL3は
、制御メモリCMから読出アドレスおよび高速の回線制
御情報dと共に読出される識別符号iにより制御され、
論理値0の識別符号iが読出された場合には、同時に読
出された読出アドレスに基づき、話路メモリSPMから
読出される音声情報を選択して選択回路5EL2に伝達
し、論理値lの識別符号iが読出された場合には、同時
に読出された高速の回線制御情報dを選択して選択回路
5EL2に伝達する。選択回路5EL2に伝達された高
速の回線制御情報dは、時分割多重通話路HWを介して
、多重分離回路DMPXの所定アドレスLに収容される
特殊加入者回路SLCに伝達される。
す図である。なお、全図を通じて同一符号は同一対象物
を示す。第3図においては、中央制御装置CCから各加
入者回路LCに伝達される高速の回線制御情報dは、制
御メモリCMの所定アドレスLに格納される。該制御メ
モリCMの各アドレスには、通話路メモリSPMの続出
アドレスおよび前記高速の回線制御情報d自体を格納す
る領域以外に、1ビツトの識別符号iを格納する領域が
設けられている。中央制御装置CGは、前記続出アドレ
スを制御メモリCMに格納する場合には、続出アドレス
であることを示す識別符号i (例えば論理値0)を付
加し、また高速の回線制御情報dを制御メモリCMに格
納する場合には、高速の回線制御情報dであることを示
す識別符号i(例えば論理値l)を付加する。また通話
路メモIJSPMと選択回路5EL2との間には、選択
回路5EL3が設けられている。該選択回路5EL3は
、制御メモリCMから読出アドレスおよび高速の回線制
御情報dと共に読出される識別符号iにより制御され、
論理値0の識別符号iが読出された場合には、同時に読
出された読出アドレスに基づき、話路メモリSPMから
読出される音声情報を選択して選択回路5EL2に伝達
し、論理値lの識別符号iが読出された場合には、同時
に読出された高速の回線制御情報dを選択して選択回路
5EL2に伝達する。選択回路5EL2に伝達された高
速の回線制御情報dは、時分割多重通話路HWを介して
、多重分離回路DMPXの所定アドレスLに収容される
特殊加入者回路SLCに伝達される。
以上の説明から明Iらかな如く、本実施例によれば、高
速の回線制御情報dは中央制御装置CCにより識別符号
i’(論理値1)を付加された後、制御メモリCMの所
定アドレスLに格納され、選択回路5EL3を介して、
音声情報と同様に時分割多重通話路HWを介して、対応
する特殊加入者回路SLCに伝達される。従って音声情
報と同一の高速の回線制御情報dが伝送可能となり、然
も第2図におけるが、如く、所要数の高速信号分配装置
HS Dを多重化回路MPXに収容する必要が無くなる
。
速の回線制御情報dは中央制御装置CCにより識別符号
i’(論理値1)を付加された後、制御メモリCMの所
定アドレスLに格納され、選択回路5EL3を介して、
音声情報と同様に時分割多重通話路HWを介して、対応
する特殊加入者回路SLCに伝達される。従って音声情
報と同一の高速の回線制御情報dが伝送可能となり、然
も第2図におけるが、如く、所要数の高速信号分配装置
HS Dを多重化回路MPXに収容する必要が無くなる
。
なお、第3図はあく迄本発明の一実施例に過ぎず、例え
ば回線対応部は加入者回路LCに限定されることは無く
、トランク回路等信に幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変らない。また1段時分割ス
イッチT S Wおよび加入者回路LCの構成は図示さ
れるものに限定されることは無く、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変らない。
ば回線対応部は加入者回路LCに限定されることは無く
、トランク回路等信に幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変らない。また1段時分割ス
イッチT S Wおよび加入者回路LCの構成は図示さ
れるものに限定されることは無く、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変らない。
(f) 発明の効果
以上、本発明によれば、前記ディジタル交換機において
、経済性を損なうこと無く、また収容回線数を減少せし
めること無く、高速の回線制御情報を伝達可能な制御信
号分配方式を実現゛→ることが出来る。
、経済性を損なうこと無く、また収容回線数を減少せし
めること無く、高速の回線制御情報を伝達可能な制御信
号分配方式を実現゛→ることが出来る。
第1図は従来ある制御信号分配方式の一例を示す図、第
2図は従来ある制御信号分配方式の他の一例を示す図、
第3図は本発明の一実施例による制御信号分配方式を示
す図である。 図において、′r s wは1段時分割スイッチ、LC
は加入者回路、SLCは特殊加入者回路、MPXは多重
化回路、DMPXは多重分離回路、S ))Mは通話路
メモリ、CMは制御メモリ、SSMは制御信号保持メモ
リ、CNTは計数回路、5EL1.5EL2および5E
L3は選択回路、REGは回線制御情報レジスタ、SD
は信号分配装置、[I S Dは高速信号分配装置、C
Cは中央制御装置、dば回線制御情報、iは識別符号、
KおよびLはアドレス、を示す。 CC ヤ I 図 5W CC/ 第 2 図 SW 第 3 図
2図は従来ある制御信号分配方式の他の一例を示す図、
第3図は本発明の一実施例による制御信号分配方式を示
す図である。 図において、′r s wは1段時分割スイッチ、LC
は加入者回路、SLCは特殊加入者回路、MPXは多重
化回路、DMPXは多重分離回路、S ))Mは通話路
メモリ、CMは制御メモリ、SSMは制御信号保持メモ
リ、CNTは計数回路、5EL1.5EL2および5E
L3は選択回路、REGは回線制御情報レジスタ、SD
は信号分配装置、[I S Dは高速信号分配装置、C
Cは中央制御装置、dば回線制御情報、iは識別符号、
KおよびLはアドレス、を示す。 CC ヤ I 図 5W CC/ 第 2 図 SW 第 3 図
Claims (1)
- 通話路メモリと制御メモリとを有する1段時分割スイッ
チから回線対応部に、ディジタル化された音声情報と回
線制御情報とを時分割多重通話路を介し゛ζ伝送するデ
ィジタル交換機において、前記通話路メモリの続出アド
レスであることを示す識別符号を付加した前記続出アド
レスと、回線制御情報であることを示す識別符号を付加
した前記回線制御情報とを前記制御メモリの所定領域に
格納し、前記制御メモリから読出される前記続出アドレ
スに基づき前記通話路メモリから読出される音声情報と
、前記制御メモリから読出される回線制御情報との何れ
かを、前記識別符号に基づき選択し、前記時分割多重通
話路に送出する選択回路を設けることを特徴とする信号
分配方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14892182A JPS5939191A (ja) | 1982-08-27 | 1982-08-27 | 制御信号分配方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14892182A JPS5939191A (ja) | 1982-08-27 | 1982-08-27 | 制御信号分配方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5939191A true JPS5939191A (ja) | 1984-03-03 |
Family
ID=15463633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14892182A Pending JPS5939191A (ja) | 1982-08-27 | 1982-08-27 | 制御信号分配方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5939191A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0483458A2 (en) * | 1990-10-29 | 1992-05-06 | Dsc Communications Corporation | Power reduction technique for a time slot interchanger in the subscriber interface |
JPH05168073A (ja) * | 1991-12-19 | 1993-07-02 | Mitsubishi Electric Corp | 共通線信号挿抜装置 |
-
1982
- 1982-08-27 JP JP14892182A patent/JPS5939191A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0483458A2 (en) * | 1990-10-29 | 1992-05-06 | Dsc Communications Corporation | Power reduction technique for a time slot interchanger in the subscriber interface |
JPH05168073A (ja) * | 1991-12-19 | 1993-07-02 | Mitsubishi Electric Corp | 共通線信号挿抜装置 |
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