JPS5939191A - 制御信号分配方式 - Google Patents
制御信号分配方式Info
- Publication number
- JPS5939191A JPS5939191A JP14892182A JP14892182A JPS5939191A JP S5939191 A JPS5939191 A JP S5939191A JP 14892182 A JP14892182 A JP 14892182A JP 14892182 A JP14892182 A JP 14892182A JP S5939191 A JPS5939191 A JP S5939191A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control information
- identification code
- line control
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｔａ） 発明の技術分野
本発明は制御信号分配方式、特に通話路メモリと制御メ
モリとを有する１段時分割スイッチから回線対応部に、
ディジタル化された音声情報と回線制御情報とを時分割
多重通話路を介して伝送するディジタル交換機におりる
制御信号分配方式に関す。
モリとを有する１段時分割スイッチから回線対応部に、
ディジタル化された音声情報と回線制御情報とを時分割
多重通話路を介して伝送するディジタル交換機におりる
制御信号分配方式に関す。
ｌｂ） 従来技術と問題点
第１図は、この種ディジタル交換機における従来ある制
御信号分配方式の一例を示す図である。
御信号分配方式の一例を示す図である。
第１図において、１段時分割スイッチＴ Ｓ Ｗは、回
線対応部として収容される加入者回路Ｌ Ｃから、多重
化回路ＭＰＸを介して到来するデフｆジタル化された音
声情報を、針数回路ＣＮ Ｔから供給される書込アドレ
スに従い通話路メモリＳＰＭに順次格納し、制御メモリ
ＣＭから供給される続出アドレスに従い通話路メモリＳ
ＰＭから続出し、選択回路５ＥＬ２、時分割多重通話路
ＨＷおよび多重分離回路ＤＭＰＸを介して対応する加入
者回路ＬＣに送出する。また制御信号保持メモリＳＳＭ
は、中央制御装置ＣＣから伝達される回線制御情報ｄを
一旦Ｍ積した後、選択回路ＳＥＬ ２、時分割多重通話
路ＨＷおよび多重分離回路ＤＭＰＸを介して前記加入者
回路ＬＣとは独立に設けられた（Ｂ号分配装置ＳＤに送
出すや。該信号分配装置ＳＤは、受信した回線制御情報
ｄを総ての加入者回路ＬＣの回線制御情報レジスタＲＥ
Ｇに分配する。なお前記信号分配装置ＳＤＯ数は、収容
加入者回路数を圧迫せぬ為に通品１乃至数個に限定され
、総ての加入者回路ＬＣにより時分割使用される。従っ
て信号分配装置ＳＤにより伝達可能な回線制御情報ｄの
伝送速度には限度がある。第２図は従来ある制御信号分
配方式の他の一例を示す図である。
線対応部として収容される加入者回路Ｌ Ｃから、多重
化回路ＭＰＸを介して到来するデフｆジタル化された音
声情報を、針数回路ＣＮ Ｔから供給される書込アドレ
スに従い通話路メモリＳＰＭに順次格納し、制御メモリ
ＣＭから供給される続出アドレスに従い通話路メモリＳ
ＰＭから続出し、選択回路５ＥＬ２、時分割多重通話路
ＨＷおよび多重分離回路ＤＭＰＸを介して対応する加入
者回路ＬＣに送出する。また制御信号保持メモリＳＳＭ
は、中央制御装置ＣＣから伝達される回線制御情報ｄを
一旦Ｍ積した後、選択回路ＳＥＬ ２、時分割多重通話
路ＨＷおよび多重分離回路ＤＭＰＸを介して前記加入者
回路ＬＣとは独立に設けられた（Ｂ号分配装置ＳＤに送
出すや。該信号分配装置ＳＤは、受信した回線制御情報
ｄを総ての加入者回路ＬＣの回線制御情報レジスタＲＥ
Ｇに分配する。なお前記信号分配装置ＳＤＯ数は、収容
加入者回路数を圧迫せぬ為に通品１乃至数個に限定され
、総ての加入者回路ＬＣにより時分割使用される。従っ
て信号分配装置ＳＤにより伝達可能な回線制御情報ｄの
伝送速度には限度がある。第２図は従来ある制御信号分
配方式の他の一例を示す図である。
第２図においては、前記限度以上に高速の回線制御情報
ｄを多重分離回路ＤＭＰＸのアドレスしに収容される特
殊加入者回路ＳＬＣに伝達する為に、多重化回路ＭＰＸ
の所定アドレスＫに収容される加入者回路ＬＣＯ代りに
高速信号分配装置ＨＳ Ｄを収容し、中央制御装置ＣＣ
から伝達される音声情報と同一の伝送速度を有する高速
の回線制御情報ｄを通話路メモリＳＰＭの所定アドレス
Ｋに格納し、制御メモリＣＭの所定アドレスＬに中央制
御装置ＣＣにより格納される続出アドレスＫにより指定
される、多重分離回路ＤＭＰＸの所定アドレスＬに収容
される特殊加入者回１ｉＳＬＣに伝送することが出来る
。
ｄを多重分離回路ＤＭＰＸのアドレスしに収容される特
殊加入者回路ＳＬＣに伝達する為に、多重化回路ＭＰＸ
の所定アドレスＫに収容される加入者回路ＬＣＯ代りに
高速信号分配装置ＨＳ Ｄを収容し、中央制御装置ＣＣ
から伝達される音声情報と同一の伝送速度を有する高速
の回線制御情報ｄを通話路メモリＳＰＭの所定アドレス
Ｋに格納し、制御メモリＣＭの所定アドレスＬに中央制
御装置ＣＣにより格納される続出アドレスＫにより指定
される、多重分離回路ＤＭＰＸの所定アドレスＬに収容
される特殊加入者回１ｉＳＬＣに伝送することが出来る
。
以上の説明から明らかな如く、従来ある制御信号分配方
式においては、制御信号保持メモリＳＳＭおよび信号分
配装置ＳＤを介して総ての加入者回路ＬＣに回線制御情
報ｄを時分割伝送Ｊる場合には伝送速度に限度が有り、
該限度を越える高速の回線制御情報ｄを伝送する為には
、専用の高速信号分配装置Ｈ３Ｄを所要数加入者回路１
．ｃの代りに収容する必要が有り、当該ディジタル交換
機の経済性を損なうと共に、収容加入者回路数を減少せ
しめる欠点が有った。
式においては、制御信号保持メモリＳＳＭおよび信号分
配装置ＳＤを介して総ての加入者回路ＬＣに回線制御情
報ｄを時分割伝送Ｊる場合には伝送速度に限度が有り、
該限度を越える高速の回線制御情報ｄを伝送する為には
、専用の高速信号分配装置Ｈ３Ｄを所要数加入者回路１
．ｃの代りに収容する必要が有り、当該ディジタル交換
機の経済性を損なうと共に、収容加入者回路数を減少せ
しめる欠点が有った。
（Ｃ１発明の目的
本発明の目的は、前述の如き従来ある制御信号分配方式
の欠点を除去し、当該ディジタル交換機の経済性を損な
うこと無く、また収容回線数を減少せしめること無く、
高速の回線制御情＋ｌを伝達可能な制御信号分配方式を
実現することに在る。
の欠点を除去し、当該ディジタル交換機の経済性を損な
うこと無く、また収容回線数を減少せしめること無く、
高速の回線制御情＋ｌを伝達可能な制御信号分配方式を
実現することに在る。
（ｄ） 発明の構成
この目的は、通話路メモリと制御メモリとを有する１段
時分割スイッチから回線対応部に、ディジタル化された
音声情報と回線制御情報とを時分割多重通話路を介して
伝送するディジタル交換機において、前記通話路メモリ
の続出アドレスであることを示す識別符号を付加した前
記続出アドレスと、回線制御情報であることを示す識別
符号を付加した前記回線制御情報とを前記制御メモリの
所定領域に格納し、前記制御メモリから読出される前記
読出ア］・レスに基づき前記通話路メモリから読出され
る音声情報と、前記制御メモリから読出される回線制御
情報との何れかを、前記識別符号に基づき選択し、前記
時分割多重通話路に送出する選択回路を設けることによ
り達成される。
時分割スイッチから回線対応部に、ディジタル化された
音声情報と回線制御情報とを時分割多重通話路を介して
伝送するディジタル交換機において、前記通話路メモリ
の続出アドレスであることを示す識別符号を付加した前
記続出アドレスと、回線制御情報であることを示す識別
符号を付加した前記回線制御情報とを前記制御メモリの
所定領域に格納し、前記制御メモリから読出される前記
読出ア］・レスに基づき前記通話路メモリから読出され
る音声情報と、前記制御メモリから読出される回線制御
情報との何れかを、前記識別符号に基づき選択し、前記
時分割多重通話路に送出する選択回路を設けることによ
り達成される。
（ｅｌ 発明の実施例
以下、本発明の一実施例を図面により説明する。
第３図は本発明の一実施例による制御信号分配方式を示
す図である。なお、全図を通じて同一符号は同一対象物
を示す。第３図においては、中央制御装置ＣＣから各加
入者回路ＬＣに伝達される高速の回線制御情報ｄは、制
御メモリＣＭの所定アドレスＬに格納される。該制御メ
モリＣＭの各アドレスには、通話路メモリＳＰＭの続出
アドレスおよび前記高速の回線制御情報ｄ自体を格納す
る領域以外に、１ビツトの識別符号ｉを格納する領域が
設けられている。中央制御装置ＣＧは、前記続出アドレ
スを制御メモリＣＭに格納する場合には、続出アドレス
であることを示す識別符号ｉ （例えば論理値０）を付
加し、また高速の回線制御情報ｄを制御メモリＣＭに格
納する場合には、高速の回線制御情報ｄであることを示
す識別符号ｉ（例えば論理値ｌ）を付加する。また通話
路メモＩＪＳＰＭと選択回路５ＥＬ２との間には、選択
回路５ＥＬ３が設けられている。該選択回路５ＥＬ３は
、制御メモリＣＭから読出アドレスおよび高速の回線制
御情報ｄと共に読出される識別符号ｉにより制御され、
論理値０の識別符号ｉが読出された場合には、同時に読
出された読出アドレスに基づき、話路メモリＳＰＭから
読出される音声情報を選択して選択回路５ＥＬ２に伝達
し、論理値ｌの識別符号ｉが読出された場合には、同時
に読出された高速の回線制御情報ｄを選択して選択回路
５ＥＬ２に伝達する。選択回路５ＥＬ２に伝達された高
速の回線制御情報ｄは、時分割多重通話路ＨＷを介して
、多重分離回路ＤＭＰＸの所定アドレスＬに収容される
特殊加入者回路ＳＬＣに伝達される。
す図である。なお、全図を通じて同一符号は同一対象物
を示す。第３図においては、中央制御装置ＣＣから各加
入者回路ＬＣに伝達される高速の回線制御情報ｄは、制
御メモリＣＭの所定アドレスＬに格納される。該制御メ
モリＣＭの各アドレスには、通話路メモリＳＰＭの続出
アドレスおよび前記高速の回線制御情報ｄ自体を格納す
る領域以外に、１ビツトの識別符号ｉを格納する領域が
設けられている。中央制御装置ＣＧは、前記続出アドレ
スを制御メモリＣＭに格納する場合には、続出アドレス
であることを示す識別符号ｉ （例えば論理値０）を付
加し、また高速の回線制御情報ｄを制御メモリＣＭに格
納する場合には、高速の回線制御情報ｄであることを示
す識別符号ｉ（例えば論理値ｌ）を付加する。また通話
路メモＩＪＳＰＭと選択回路５ＥＬ２との間には、選択
回路５ＥＬ３が設けられている。該選択回路５ＥＬ３は
、制御メモリＣＭから読出アドレスおよび高速の回線制
御情報ｄと共に読出される識別符号ｉにより制御され、
論理値０の識別符号ｉが読出された場合には、同時に読
出された読出アドレスに基づき、話路メモリＳＰＭから
読出される音声情報を選択して選択回路５ＥＬ２に伝達
し、論理値ｌの識別符号ｉが読出された場合には、同時
に読出された高速の回線制御情報ｄを選択して選択回路
５ＥＬ２に伝達する。選択回路５ＥＬ２に伝達された高
速の回線制御情報ｄは、時分割多重通話路ＨＷを介して
、多重分離回路ＤＭＰＸの所定アドレスＬに収容される
特殊加入者回路ＳＬＣに伝達される。
以上の説明から明Ｉらかな如く、本実施例によれば、高
速の回線制御情報ｄは中央制御装置ＣＣにより識別符号
ｉ’（論理値１）を付加された後、制御メモリＣＭの所
定アドレスＬに格納され、選択回路５ＥＬ３を介して、
音声情報と同様に時分割多重通話路ＨＷを介して、対応
する特殊加入者回路ＳＬＣに伝達される。従って音声情
報と同一の高速の回線制御情報ｄが伝送可能となり、然
も第２図におけるが、如く、所要数の高速信号分配装置
ＨＳ Ｄを多重化回路ＭＰＸに収容する必要が無くなる
。
速の回線制御情報ｄは中央制御装置ＣＣにより識別符号
ｉ’（論理値１）を付加された後、制御メモリＣＭの所
定アドレスＬに格納され、選択回路５ＥＬ３を介して、
音声情報と同様に時分割多重通話路ＨＷを介して、対応
する特殊加入者回路ＳＬＣに伝達される。従って音声情
報と同一の高速の回線制御情報ｄが伝送可能となり、然
も第２図におけるが、如く、所要数の高速信号分配装置
ＨＳ Ｄを多重化回路ＭＰＸに収容する必要が無くなる
。
なお、第３図はあく迄本発明の一実施例に過ぎず、例え
ば回線対応部は加入者回路ＬＣに限定されることは無く
、トランク回路等信に幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変らない。また１段時分割ス
イッチＴ Ｓ Ｗおよび加入者回路ＬＣの構成は図示さ
れるものに限定されることは無く、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変らない。
ば回線対応部は加入者回路ＬＣに限定されることは無く
、トランク回路等信に幾多の変形が考慮されるが、何れ
の場合にも本発明の効果は変らない。また１段時分割ス
イッチＴ Ｓ Ｗおよび加入者回路ＬＣの構成は図示さ
れるものに限定されることは無く、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変らない。
（ｆ） 発明の効果
以上、本発明によれば、前記ディジタル交換機において
、経済性を損なうこと無く、また収容回線数を減少せし
めること無く、高速の回線制御情報を伝達可能な制御信
号分配方式を実現゛→ることが出来る。
、経済性を損なうこと無く、また収容回線数を減少せし
めること無く、高速の回線制御情報を伝達可能な制御信
号分配方式を実現゛→ることが出来る。
第１図は従来ある制御信号分配方式の一例を示す図、第
２図は従来ある制御信号分配方式の他の一例を示す図、
第３図は本発明の一実施例による制御信号分配方式を示
す図である。 図において、′ｒ ｓ ｗは１段時分割スイッチ、ＬＣ
は加入者回路、ＳＬＣは特殊加入者回路、ＭＰＸは多重
化回路、ＤＭＰＸは多重分離回路、Ｓ ））Ｍは通話路
メモリ、ＣＭは制御メモリ、ＳＳＭは制御信号保持メモ
リ、ＣＮＴは計数回路、５ＥＬ１．５ＥＬ２および５Ｅ
Ｌ３は選択回路、ＲＥＧは回線制御情報レジスタ、ＳＤ
は信号分配装置、［Ｉ Ｓ Ｄは高速信号分配装置、Ｃ
Ｃは中央制御装置、ｄば回線制御情報、ｉは識別符号、
ＫおよびＬはアドレス、を示す。 ＣＣ ヤ Ｉ 図 ５Ｗ ＣＣ／ 第 ２ 図 ＳＷ 第 ３ 図
２図は従来ある制御信号分配方式の他の一例を示す図、
第３図は本発明の一実施例による制御信号分配方式を示
す図である。 図において、′ｒ ｓ ｗは１段時分割スイッチ、ＬＣ
は加入者回路、ＳＬＣは特殊加入者回路、ＭＰＸは多重
化回路、ＤＭＰＸは多重分離回路、Ｓ ））Ｍは通話路
メモリ、ＣＭは制御メモリ、ＳＳＭは制御信号保持メモ
リ、ＣＮＴは計数回路、５ＥＬ１．５ＥＬ２および５Ｅ
Ｌ３は選択回路、ＲＥＧは回線制御情報レジスタ、ＳＤ
は信号分配装置、［Ｉ Ｓ Ｄは高速信号分配装置、Ｃ
Ｃは中央制御装置、ｄば回線制御情報、ｉは識別符号、
ＫおよびＬはアドレス、を示す。 ＣＣ ヤ Ｉ 図 ５Ｗ ＣＣ／ 第 ２ 図 ＳＷ 第 ３ 図
Claims (1)
- 通話路メモリと制御メモリとを有する１段時分割スイッ
チから回線対応部に、ディジタル化された音声情報と回
線制御情報とを時分割多重通話路を介し゛ζ伝送するデ
ィジタル交換機において、前記通話路メモリの続出アド
レスであることを示す識別符号を付加した前記続出アド
レスと、回線制御情報であることを示す識別符号を付加
した前記回線制御情報とを前記制御メモリの所定領域に
格納し、前記制御メモリから読出される前記続出アドレ
スに基づき前記通話路メモリから読出される音声情報と
、前記制御メモリから読出される回線制御情報との何れ
かを、前記識別符号に基づき選択し、前記時分割多重通
話路に送出する選択回路を設けることを特徴とする信号
分配方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14892182A JPS5939191A (ja) | 1982-08-27 | 1982-08-27 | 制御信号分配方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14892182A JPS5939191A (ja) | 1982-08-27 | 1982-08-27 | 制御信号分配方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5939191A true JPS5939191A (ja) | 1984-03-03 |
Family
ID=15463633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14892182A Pending JPS5939191A (ja) | 1982-08-27 | 1982-08-27 | 制御信号分配方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939191A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0483458A2 (en) * | 1990-10-29 | 1992-05-06 | Dsc Communications Corporation | Power reduction technique for a time slot interchanger in the subscriber interface |
| JPH05168073A (ja) * | 1991-12-19 | 1993-07-02 | Mitsubishi Electric Corp | 共通線信号挿抜装置 |
-
1982
- 1982-08-27 JP JP14892182A patent/JPS5939191A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0483458A2 (en) * | 1990-10-29 | 1992-05-06 | Dsc Communications Corporation | Power reduction technique for a time slot interchanger in the subscriber interface |
| JPH05168073A (ja) * | 1991-12-19 | 1993-07-02 | Mitsubishi Electric Corp | 共通線信号挿抜装置 |
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