JPS5938769B2

JPS5938769B2 - Ｄ／ａ変換回路

Info

Publication number: JPS5938769B2
Application number: JP54115298A
Authority: JP
Inventors: 一夫山木戸
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-09-10
Filing date: 1979-09-10
Publication date: 1984-09-19
Also published as: JPS5640327A; DE3033914C2; DE3033914A1; US4369433A

Description

【発明の詳細な説明】

本発明はＤ／Ａ（Ｄｉｇｉｔａｌ −Ａｎａｌｏｇ）
変換回路、およびこれを局部復号回路に適用した逐次比
較型のＰＣＭ符号器に関し、特にＬＳＩ化に適したμ則
ＰＣＭ符号器に関するものである。最近の半導体技術の進歩により、ＬＳＩで実現できる回
路素子の精度と性能が著しく向上したため、通信分野で
もシステムの一層の経済化、高機能化を図るべく通信用
ＬＳＩ回路の開発が活発化している。符号化精度の厳しいＰＣＭ符号器は、従来は厳選された
回路部品を用いて構成され、動作を高速化して１つの装
置で多数の回線を時分割多重処理させることにより、そ
の経済化が図られてきた。しかしながら上記ＰＣＭ符号器は、もしＬＳＩ化できれ
ば装置が小型化、低価格化できるため、各音声回線毎に
ＰＣＭ符号器を設置する所謂「単一回線符号化方式」を
実現できる。この場合のＰＣＭ符号器は、従来の装置が時分割多重処
理のために必要としていた高速回路動作を要せず、ＬＳ
Ｉに適合した比較的低速の回路動作が符号化目的を達成
できる。ところで、ＣＣＩＴＴ（国際電信電話諮問委員会）のＲ
ｅｃ、Ｇ７１１に規定されたμ則ＰＣＭ符号化は、μ
ｍ２５５の特性を１５折線で近似した圧伸剤に基づいて
音声信号を８ビット符号（但し第１ビツトは信号の極性
を示す）に変換するものである。その圧縮量子化特性は、第１図に示す如く、信号の正負
両極がそれぞれ８個の折線領域（セグメント）Ｉ〜■か
らなり、各セグメントが１６ステップに分割された形に
なっている。この場合、第１セグメント■では、第２図に拡大して図
示する如く、ミツトドリード（ｍｉｄ −ｔｒｅａｄ
）の量子化が行なわれているため、他のセグメント■〜
■と異なって１５・１ステツプに分割されており、また
隣接する各セグメント間では、原点から遠いセグメント
が原点に近いセグメントの２倍の大きさのステップとな
っている。このため、μ則量子化特性の各セグメント間の境界値は
奇数値３１，９５，２２３，４７９，９９１゜２０１５
．４０６３となっている。ＰＣＭ符号器は２進向重されたキャパシタ列回路の電荷
再配分を利用した逐次比較型のものが一般的であるが、
特にμ則に基づいて符号化を行なう場合には、上述した
第１セグメントにステップ数の特異性が回路設計を困難
にしている。すなわち、容量値比がそれぞれ２°、２１，２２・・・
・・・２７である８個のキャパシタの一端を電圧比較器
の１方の入力線に共通接続し、各キャパシタの他端をそ
れぞれスイッチを介して接地電位あるいは基準電位に切
り替えるようにしたキャパシタ列からは、スイッチの組
合せにより得られる出力電圧は２の倍数値となるため、
このキャパシタ列をμ則ＰＣＭ符号化のセグメント決定
用として用いる場合、セグメント境界の奇数値が単純に
は得られない。重み付けされた８個のキャパシタからなるキャパシタ列
でセグメントを決定し、抵抗列でステップを決定するよ
うにした逐次比較型のＰＣＭ符号器は、例えば、ＩＥＥ
ＥＪＯＵＲＮＡＬＯＦ５Ｏ−ＬＩＤＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ、Ｖｏｌ、５Ｃ−１４／／６１Ｆ
ｅｂ、１９７９に於いて報告されている。上記文献に報告された符号器では、２進向重の８個のキ
ャパシタの一端が比較器入力端子に共通接続され、他端
がＸ、Ｙ、Ｚの電圧端子にスイッチを介して選択的に接
続される。端子Ｘは信号の標本値入力端子と接地電位供給端子を兼
ねており、端子Ｙは正負の基準電圧、端子Ｚは上記基準
電位を抵抗列で分割して得たステップ電圧が印加される
。この符号器では、先ず標本電圧で各キャパシタを充電し
、次いで比較器出力に応じてキャパシタ列のスイッチと
抵抗列のステップ電圧取り出しタップを逐次切り換える
ことにより、標本電圧に対応する８ビット符号を得るこ
とができる。然るに上記形式の符号器でμ則に忠実な符号化を行なう
ために従来採られてきた手法は、正負の各基準電圧を抵
抗列で３２分割し、第１セグメント■でのステップ電圧
は抵抗列の奇数番目、すなわち第１、第３、第５・・・
・・・第２９番目のタップ電圧から選び、第２セグメン
ト■〜第８セグメント■でのステップ電圧は第３１番目
のタップ電圧と偶数番目の第２、第４、第６・・・・・
・第３２番目のタップから選ばれた電圧さの組み合せに
より得るものであった。この方式によれば、抵抗列のタップの数が多く、且つ標
本電圧がμ特性のどのセグメントに属すかによって選択
対象が奇数タップと偶数タップとに分れるため、局部復
号器の構造が複数となり、ＬＳＩ化した場合に大きなチ
ップサイズを要するという問題点があった。 μ則に忠実な符号器として提案された他の形式としては
、例えば特開昭５４−４８４７２号公報のＰＣＭ符号器
が公知である。このＰＣＭ符号器は、第１容量の第１のコンデンサを１
２個直列に接続し、その両端を第２容量のコンデンサを
介して接地すると共に、上記各第１コンデンサの両端を
第２容量の１３個のコンデンサを介して基準電源と接地
電位に切換可能なスイッチにそれぞれ接続した特殊構造
のキャパシタ列を用い、このキャパシタ列の出力電圧と
音声信号の標本値とを比較器で比較し、比較結果に応答
して局部復号器から上記スイッチの切換信号を次々と出
力させ、標本値に対応するＰＣＭ符号を得る構成となっ
ている。しかしながら、このＰＣＭ符号器もキャパシタ列が複雑
であり、また局部復号器が各セグメント１〜■の境界値
を得るために特殊な演算を要する等の問題点を残してい
る。従って、本発明の目的はμ則に基づいてディジタル値に
対応したアナログ電圧を発生できるＬＳＩ化に適したＤ
／Ａ変換回路を提供することにある。本発明の他の目的は上記Ｄ／Ａ変換回路を局部復号回路
の一部として使用したμ則に忠実なＰＣＭ符号器を提供
することにある。これらの目的を達成する本発明のＤ／Ａ変換回路は、一
端が出力線に共通接続された２進向重の容量比をもつ第
１〜第８のキャパシタ、上記第１〜第８の各キャパシタ
の他端にそれぞれ第１スイッチ群を介して接続された第
１電位の第１の共通線、上記第１〜第７の各キャパシタ
の他端にそれぞれ第２スイッチ群を介して接続された第
２電位の第２の共通線、および上記第１〜第８の各キャ
パシタの他端にそれぞれ第３スイッチ群を介して接続さ
れた第３の共通線を有するキャパシタ列回路と、上記第
２の共通線と上記第１電位間に接続された抵抗素子、上
記抵抗素子の両端電圧の力ｑ１（但しｎ＝１〜
１６）を取り出す１６個の３中間タップ、および上記各中間タップと上記第３の共通
線との間に挿入された第４スイッチ群を有する抵抗列回
路と、ディジクル信号に応じて上記第１〜第４スイツチ
群を選択的に開閉制御する論理回路と、からなり、上記
出力線からディジタル信号に対応したアナログ電圧を発
生させるようにしたことを特徴とする。上記論理回路は、第１〜第３の各スイッチ群を開閉制御
する第１論理回路と第４スイッチ群を開閉制御する第２
論理回路とを有し、上記第１論理回路は第１ビツトを極
性ビットとする８ビットディジタル信号のうちの第２〜
第８ビツトの値に応じて上記スイッチ制御のための信号
を出力し、上記第２論理回路は上記ディジタル信号のう
ちの第５〜第８ビツトの値に応じて上記スイッチ制御の
ための信号を出力する。本発明によれば、上述したＤ／Ａ変換回路を局部復号回
路の一部に用い、これと電圧比較器とを組み合せること
によって、μ則に忠実なＰＣＭ符号器が得られる。この場合、第１の共通線には各符号化期間の最初に標本
化信号を供給して各キャパシタを充電し、その後に第１
電位を供給するようスイッチ回路を設け、第２の共通線
には電圧比較器からの最初の出力に応じて、正または負
の基準電圧を選択的に印加できるようスイッチ回路を設
ける。また、第１〜第４のスイッチ群の開閉制御は電圧比較器
の出力に応答して動作する逐次近似回路によって行なう
。以下、本発明の実施例を図面を参照して詳細に説明する
。第３図は本発明によるＤ／Ａ変換回路を局部復号回路に
適用したＰＣＭ符号器の全体構成を概略的に示した図で
ある。第３図で、回路部１はインピーダンス変換を目的とする
緩衝増幅器、２は大略的に言うと、μ則符号化則に基づ
く正負８つの折線の折点に相当する電圧と各折線の傾斜
を決定するキャパシタ列回路である。３は各折線内の均一ステップ電圧を発生する抵抗列回路
、４は電圧比較器、６は端子６０１．６０２に印加され
る基準電圧源からの正負基準電圧の極性を切替えるスイ
ッチ回路、また５は比較器４からのディジクル信号を入
力として上記回路２，３．６内のアナログスイッチを駆
動するためのパルスを供給する逐次近似論理回路、７は
符号化されたディジタル信号を所定の時刻に端子９０９
から必要とするビットレートでＰＣＭ信号を送出するた
めの論理回路である。また、８は信号線８０１から入力されるＡ／Ｄ変換基本
クロックパルスおよび９０１から入力されるフレーム同
期パルスに基づき符号化のためのタイミングパルスを発
生する論理回路、９は上記フレーム同期パルスと信号線
９０２から入力される送信タイミングパルスに基づきＰ
ＣＭ送出パルスを発生する論理回路である。入力音声信号は端子１０１に印加され、緩衝増幅器１を
介してキャパシタ列回路２の入力線１０２に入力される
。またＡ／Ｄ変換されたＰＣＭ符号は信号線５９１を経て
論理回路７に入力される。上記論理回路には、外部から信号線７０１．７０２，７
０３を介してシグナリング制御信号が、また信号線７０
４を介してオールゼロコード抑制を指示する制御信号が
与えられる。第４図は第３図中の回路２〜６の具体的な構成を示した
ものである。キャパシタ列回路２は、容量値比がそれぞれ２°、２１
，２２・・・・・・２７の８個のキャパシタＣ８−０７
を有し、上記各キャパシタの一方の電極は電圧比較器４
の反転入力端子に接続された出力線２００に共通接続さ
れている。上記出力線２００の他端はリセットスイッチ￥８１を介
して接地され、また電圧比較器４の非反転入力端子は接
地電位が与えられている。上記キャパシタＣ６〜Ｃ６の他方の電極は、共通線２０
１．２０２，２０３に接続された３つの端子にそれぞれ
スイッチを介して接続され、キャパシタＣ７の他方の電
極は共通線２０Ｌ２０３に接続された２つの端子にスイ
ッチを介して接続される。本明細書では上記スイッチを示すために、キャパシタ位
置ｎと共通線２０１．２０２，２０３の第１位の数字ｍ
とを組み合せて、Ｙｎｍ（但しｎ−〇〜７、ｍ”＝１
〜３）の符号を用いることにする。例えばキャパシタＣ４はスイッチ￥４０．Ｙ４□。Ｙ４
３を介してそれぞれ共通線２０１，２０２゜２０３に接
続されることになる。共通線２０１はスイッチＹ９１を介して緩衝増幅器１か
ら出力される標本化された音声信号の入力線１０２に接
続され、またスイッチＹ９２を介して接地される。共通線２０２はスイッチＺ６１ｔｚ６□を介して正
負の基順電圧印加端子６０１．６０２に選択的に接続さ
れる。また、共通線２０３は以下に述べる抵抗列回路３の分割
電圧取り出しタップにスイッチを介しで接続される。尚、標本化保持用のスイッチＹ９１ｔｙ９□とリセ
ットスイッチＹ８１は論理回路２２からの出力信号によ
り制御され、上記論理回路はパルス発生回路８から出力
されるセット信号２０４とリセット信号２０５に応答し
て上記スイッチ制御信号を出力する。抵抗列回路３は、１６個の中間タップを備え、最上端が
上記共通線２０２に、最下端は接地電位に接続された１
本の抵抗列と、各タップに接続する１６個のスイッチＸ
ｎ（ｎ＝１〜１６）から成る。これら１６個のスイッチの他の一端は全て上記共通線２
０３に接続され、いずれか１個のスイッチをオンとする
ことにより、各タップ電圧２ｎ−１を共通線２０３に出
力する。このとき、抵抗列の最上端すなわち共通線２０２に印加
した基準電圧の絶対値を３３としている。すなわち、接地側に最も近い１個の抵抗を、他の１６個
の抵抗の１／２の抵抗値としている。逐次近似論理回路５は、ディレイド形フリップフロップ
あるいはこれと同機能を有する論理回路５１から５７ま
でと、セット・リセット形フリップフロップ５８、およ
び排他論理和回路（ＥＸＯＲ）５９とから構成される。上記フリップフロップのうち、５２から５７まではセッ
ト及びリセット機能を有する。電圧比較器４の出力線４０１は、フリップフロップ５１
のデータ入力端子りとＥＸＯＲ５９の一方の入力端子に
接続される。上記フリップフロップ５１の互いに相補的な論理レベル
をもつ２つの出力線のうち、一方５１２は基準電圧切替
え用のスイッチＺａｔの制御信号ＳＺ６□を出力し、他
方５１３はスイッチＺ６□の制御信号５Ｚ６２を出力す
る。上記出力線５１２はＥＸＯＲ５９の他方の入力端子に接
続され、ＥＸＯＲ５９の互いに相補的な２つの出力線の
うち一方５９１は後述する論理回路７に導ひかれ、他方
５９２（５９１の否定出力）は上記フリップフロップ５
２から５７までの各データ入力端りに接続される。信号ＤＧ４はフリップフロップ５１のデータクロック端
子ＣＬ及び５２のセット端子Ｓに、信号ＤＧ５はフリッ
プフロップ５２のデータクロック端子ＣＬ及び５３のセ
ット端子Ｓに、信号ＤＧ６はフリップフロップ５３のデ
ータクロック端子ＣＬ及び５４のセット端子Ｓに、信号
ＤＧ７はフリップフロップ５４のデータクロック端子Ｃ
Ｌ及び５５のセット端子Ｓに、信号ＤＧ８はフリップフ
ロップ５５のデータクロック端子ＣＬ及び５６のセット
端子Ｓに、信号ＤＧ９はフリップフロップ５６のデータ
クロック端子ＣＬ及び５７のセット端子Ｓに、信号ＤＧ
１０はフリップフロップ５７のデータクロック端子ＣＬ
及び５８のセット端子Ｓに、そして信号ＤＧＩ５は上
記フリップフロップ５２から５８までのそれぞれのリセ
ット端子Ｈに入力される。尚、上記各信号ＤＧ４〜ＤＧ１５はパルス発生回路８か
ら出力される。論理回路２１は、上記逐次近似論理回路を構成するフリ
ップフロップ５２〜５８の各出力線５２２〜５８２に現
われる論理出力（Ｂ２、Ｂ３ｒＢ４ｔＢ５ｙ
Ｂ６ｒＢ７ｓＢ８）に応じてキャパシタ列回
路２内のＹスイッチ群を開閉制御するためのパルス（Ｓ
Ｙｏｌ、５Ｙｏ２，５Ｙｏ３．・・・・・・ＳＹ７゜、
５Ｙ７３）を発生させる。一方、論理回路３１は、上記フリップフロップ群のうち
５５〜５８の論理出力（Ｂ５．Ｂ６．Ｂ７゜Ｂ８）に応
じて抵抗列回路３内のＸスイッチ群を開閉制御するため
のパルス（ＳＸ１．ＳＸ２．ＳＸ、６）を発生させる。第５図は論理回路３１における入力論理レベルとそれに
対応してオンとするスイッチとの関係を示す。Ｂ５〜Ｂ８は第４図におけるフリップフロップ５５〜５
８の出力線５５２〜５８２のそれぞれの論理レベルを表
わす。一例として（Ｂ５．Ｂ６゜Ｂ７．Ｂ８〕−〔０１０１〕
の場合、スイッチＸ５が選択され、共通線２０３には３
３ｖＲＥＦを出力する。ただしＶＲＢＦは端子６０１または６０２に加えられる
基準電圧の値を表わす。第６図は論理回路２１における入力論理レベルとそれに
対応してオンとするスイッチ、及び比較器への局部復号
出力電圧を表わす。Ｂ２〜Ｂ８は上記第５図と同様、第４図におけるフリッ
プフロップ５２〜５８の出力線５５２〜５８２の論理レ
ベルを表わす。また、（Ｂ５＋Ｂ６＋Ｂ７＋Ｂ８）はＢ５〜Ｂ８の論理
和を表わす。すなわち、〔Ｂ２゜Ｂ３．Ｂ４：Ｉ−（０００）かつ（
Ｂ５＋Ｂ６＋Ｂ７＋Ｂ８）＝（０）のときはフリップフ
ロップ５２〜５８が全てリセット状態であることを示し
、このときスイッチＹｎ１（ｎ＝０〜７）が全てオンで
あり、局部復号出力電圧は０ボルトとなることを表わす
。しかしＣＢ２．Ｂ３．Ｂ４）−（０００）かつ（Ｂ５＋
Ｂ６＋Ｂ７＋Ｂ８）−（１）のときはＹ。３およびＹｎｌ（ｎ＝１〜７）がオンとなり、局
部復号出力電圧はＢ５〜Ｂ８の組合せによって１
２９ − ＶＲＥＦ〜□■ＲＥＦとなる０２５５Ｘ３３２５５Ｘ３３すなわち、（
Ｂ５．Ｂ６．Ｂ７．Ｂ８）−（００００）であるとき、
（Ｂ２．Ｂ３．Ｂ４）−（０００）は第１図に示した第
１セグメント■の下端電圧を発生し、ＣＢ２．Ｂ３．Ｂ
４）＝（００１）は第１２セグメント■の下端電圧□■ＲＥＦボ５５Ｘ３３ルト、（Ｂ２．Ｂ３．Ｂ４）−（０１０，１は第３５セグメント■の下端電圧□ｖＲＦ、Ｆポル５５Ｘ３３ト、同様にＣＢ２．Ｂ３．Ｂ４）−（１１１）は０６３第８セグメント■の下端電圧ＶＲＥＦ５５Ｘ
３３ボルトを、そして（Ｂ２、Ｂ３、Ｂ４、Ｂ
５．。Ｂ６．Ｂ７．Ｂ８）−（１１１１１１１）は第８９０３セグメント■の上端電圧 ■Ｒ，。Ｆポル５５Ｘ３３トを発生する。つぎに上述した本発明による符号器の動作原理を第７図
に示すタイミング図を参照して説明する。本符号器を電話音声等の単一回線符号器として用いる場
合、その符号化周期は通常１２５μｓ（８ＫＨｚ）で
ある。そこで本発明では、周波数１２８ＫＨｚの基本クロック
パルス８０１を制御パルス発生回路８に入力し、１６個
の基本クロックの入力期間（ｔｏ”ｔ１５）内で標本信
号の符号化を完了するようにしている。尚、制御パルス２０４，２０５゜ＤＧ４〜ＤＧＩ５は
上記基本クロックに同期して制御パルス発生回路より出
力される。第７図では、第４図中の各フリップフロップの出力状態
レベルは全て入力データクロック及びリセット、セット
パルスの前縁に同期して変化するものとしている。まず時刻ｔ１５において、リセットパルスＤＧ１５によ
りフリップフロップ５２〜５８の全てカイリセットされ
、出力論理レベルは（Ｂ２、Ｂ３、Ｂ４゜Ｂ５．Ｂ
６．Ｂ７．Ｂ８）＝Ｉ：０００００００）となる。したがってこの状態では前述の如く、スイッチ群Ｙｎ１
（ｎ＝０〜７）及びＸ１６がオンとなる。つぎに時刻ｔ。で信号２０４，２０５が出力され、これ
に応答して論理回路２２がスイッチＹ８１とＸ９１をオ
ンにする。これにより端子１０２の音声信号電圧（ＶＩＮ）はキャ
パシタＣ６−Ｃ７に充電され、標本化が行われる。つぎに時刻ｔ２でスイッチ￥８□、￥９１がオフ、Ｘ９
２がオンとなり、先の標本化電圧は極性反転されて保持
状態となる。すなわち比較器４の反転入力電圧はＶｃ−ＶＩＮボルト
となる。いま説明を簡単にするため、ＶＩＮを１０３
１１１＋ ’ＲＥＦから□ＸＶＲＥＦ２５５Ｘ
３３２５５Ｘ３３の間の値であると
仮定する。そうすると、比較器４はそれに付随する時間遅延の後に
入力信号の極性に対応した論理レベル（仮定では〔１〕
となる）の信号Ｂ１を出力する。つぎに時刻１４−１．間に〔１〕レベルをもつパルスＤ
Ｇ４を印加すると上記論理出力〔１〕はフリップフロッ
プ５１に読込まれ、信号線５１２の出力５Ｚ６１は（Ｂ
ｌ）−〔１〕、５１３の出力５Ｚ６２は（Ｂｌ）−
（０）となる。この結果、基準電圧切替スイッチＺ６、がオンとなり、
共通線２０２には＋ＶＲＥＦが、共通１線２０３には＋３３ ■ＲＥＦが出力される。このとき上記パルスＤＧ４は同時にフリップフロップ５
２をセットするから、出力線５２２には〔Ｂ２〕−〔１
〕の信号が出力される。これにより第６図から明らかな如く、スイッチＹ。２．￥１２．￥２□。Ｘ３３ｔＸ４１＋Ｙ５□
、￥６□、￥７□及びＸ１６がオンとなり、比較器４の
印加電圧Ｖｃは■ｃ−−■ＩＮ＋７９ □■□。Ｆボルトとなる。したがって比５５Ｘ３３較器４の出力第２ビツトは

〔０〕となる。つぎに時刻１５−１．間で〔１〕のパルスＤＧ５を印加
する。この時、フリツプフ田ンプ５２〜５７のデータ入力線で
ある５９２の論理レベルは第１ビツトによる排他的論理
和の否定によって

〔０〕であり、且つパルスＤＧ４も〔
０〕となっているため、フリップフロップ５２の出力線
５２２にはＣＢ２’）＝（０）、フリップフロップ５３
の出力線５３２には（Ｂ３）−（１）の信号が出力され
る。すなわちＣＢ２．Ｂ３．Ｂ４．Ｂ５、Ｂ６゜Ｂ７．Ｂ
８）−（０１０００００）の状態になる。従って第５図、第６図の論理から、スイッチＹ。２゜￥１３．Ｙ２１．Ｙ３□、￥４１．￥５０．￥６０
．￥７、及びＸ１６がオンとなる。このため電圧比較器４の入力５電圧は■。 −ｖｏ、＋ＶＲＥＦボルト５５Ｘ３３に変化し、したがって比較器出力の第３ビツトは〔１〕
となる。以下同様にして、時刻ｔ６ではパルスＤＧ６が印加され
てＣＢ２．Ｂ３．Ｂ４．Ｂ５．Ｂ６．Ｂ７゜Ｂ８）＝（
０１１００００，１となり、スイッチ（ＹＯ２゜￥１□
、￥２３．￥３１．￥４１．￥５１．￥６１．￥７゜、
Ｘ１６２３がオン、Ｖｃ−ｖＩＮ＋ＶＲＥＦポル５５
Ｘ３３トとなるから第４ビツトは

〔０〕、時刻ｔ７ではパルス
ＤＧ７が印加されて（０１０１０００）で、オンとなる
Ｙスイッチ群は変らないがＸ８がオン５９となり、Ｖｃ−ｖＩＮ＋ＶＲＥＦポル２５
Ｘ３３トとなるから第５ビツトは

〔０〕、時刻ｔ８ではパルス
ＤＧ８が印加されて（０１００１００，：ｌでＹスイッ
チ群は変らず、Ｘ４がオンとなり、■ｃ−２７ＶＩＮ＋ＶＲＥＦボルトとなるから第５
５Ｘ３３６ビツトは

〔０〕、時刻ｔ９ではパルスＤＧ９が印加さ
れて（０１０００１０）でＹスイッチ群は変らず、Ｘ２
がオンとなるから、■ｃ−−■０、＋１１ ■ＲＥＦボルトとなり、第７ビツトは５５Ｘ３３

〔０〕、最後に時刻ｔｔｏではパルスＤＧ１０が印加さ
れて（０１００００１）でＹスイッチは変ら０３ずＸｌがオンとなり、Ｖｏ−−Ｖ、Ｎ＋−５５Ｘ３３ＶＲＥＦボルトであるから第８ビツトは〔１〕となる。以上により１サイクル８ビツトのＡＤ変換が終了するが
、前述の如く比較器の出力はキャパシタ列の出力電圧印
加後にある時間遅延を伴なう。この遅延時間は印加電圧の正負の振幅値に依存し、一般
に振幅値が小さいほど出力パルスの遅延は大きい。したがって逐次近似論理回路の各フリップフロップをあ
る状態にセットし、比較器による判定結果を再びフリッ
プフロップに読込む際には上述の比較器遅延時間を考慮
した十分な時間余裕が必要である。この時間余裕が少ないときは、特に小信号時において信
号対量子雑音特性を劣化させてしまうことになる。しかしながら、ＡＤ変換の１サイクル時間は制限されて
いるから全ビット判定に長時間を配分することは不可能
である。そこで本発明では正確な電圧比較を行なうために小信号
振幅値の比較判定時間の存在確率が最も多い期間だけ他
よりも長い時間を配分することで対処している。すなわち、第１（極性）ビットと第８ビツトの判定には
他ビットの判定時間の２倍の時間を配分している。次に以上で得られたＡ／Ｄ変換信号から実際の送信ＰＣ
Ｍ信号を得る論理回路７の構成と動作について説明する
。論理回路７は、Ａ、Ｂシグナルの挿入とオールゼロコー
ドの抑制を行なう第８図に示す回路部と、上記シグナリ
ングの行なわれたＰＣＭ符号を出力端子９０９からタイ
ミングよく送出するための第１０図の回路部とからなっ
ている。先ず第８図の回路について、信号波形を示す第９図を参
照して説明する。この回路はダイヤルパルスあるいは監視パルス等のシグ
ナル情報を送るために、第６フレームの第８ビツト目に
はＡシグナルを、また第１２フレームの第８ビツト目に
はＢシグナルを挿入し、更に各フレームでオールゼロコ
ードの場合には第７ビツト目に〔１〕を挿入するよう動
作する。第８図において、７Ｌ７２，７９，８２は第２図中で用
いたものと同じＤタイプあるいはこれと同機能のフリッ
プフロップ、７３は排他的論理和ゲート、７４．８７は
インバータ、７５〜７７および８１と８３〜８６は論理
積ゲート、７８と８８は論理和ゲート、８０は論理和の
否定ゲートである。信号線７０１にはＡシグナル、７０２にはＢシグナル、
７０３にはＡ／Ｂセレクト信号が印加される。このＡ／Ｂセレクトには、第５フレームのＡ／Ｄ変換の
第８ビツトが判定されるより前に立上リ、第１１フレー
ムのＡ／Ｄ変換の第８ビツトが判定される前に立下るパ
ルスを用いる。信号線９０４には信号線７０３の信号の立上り、立下り
時刻より少し遅れた時刻に毎フレーム立上りエッヂをも
つパルスを印加し、上記７０３の信号をクロックする。一方、前述の逐次近似論理回路のＥＸＯＲ５９から得ら
れた出力５９１は、フリップフロップ８２においてＡ／
Ｄ変換用基本クロックパルス８０１でクロックされ、信
号線７１１に現われる。この７１１のパルス列とパルスＤＧＩ２は第９図の関
係にあるから、ゲート７８の出力として、第５フレーム
の時刻１１２〜１１３間ではＡＮＤゲート７６からのＡ
シグナルの論理レベルを、第１１フレームの時刻１１２
〜１１３間ではＡＮＤゲート７７からのＢシグナル論理
レベルを、その他の第１〜第４フレーム、第６〜第１０
及び第１２フレームの時刻１１２〜１１３間ではＡＮＤ
ゲート７５からの音声の人／Ｄ変換信号すなわち信号線
７１１の第８ビツト論理レベルが得られる。このゲート７８の出力はパルス８２２によって１フレ一
ム時間フリップフロップ７９にラッチされ、信号線７３
１に出力される。一方、この間、ゲーＪ−８１，８３を通って、ゲート８
８の出力線７２１には時刻１４〜１５間に第１ビツトが
、時刻ｔ５〜ｔｔｏ間に第２〜第６ビツトが出力される
。各フレームの送出されるべきＰＣＭ信号が全ビットとも

〔０〕であるか否かの判定は、時刻ｔｔａにおけるゲ゛
−ト８０の出力レベルによって表わされる。すなわち、時刻ｔ１３では、逐次近似論理回路５内のフ
リップフロップ５１〜５７の各出力線にＰＣＭの第１〜
第７ビツトの論理レベルが、またフリップフロップ７９
の出力線７３１に第８ビツト論理レベルがそれぞれ保持
されているから、もしそれらが全ビットとも

〔０〕であ
ればゲート８０の出力は〔１〕となり、したがって時刻
ｔ１３〜ｔ１４間の出力線７２１の信号は〔１〕となる
。逆に上記のいずれかが〔１〕ならば、出力線７２１には
５７２のレベルをそのまま出力する。この後１１４〜１１５間に上記７９の出力レベルが第８
ビツトとして出力される。ここでゲ’−トｓｏのもう一つの信号線７０４は、オ
ールゼロコード抑制機能の要、不要を選択するために設
けられたものであり、この７０４に〔１〕レベルを与え
た場合にはオールゼロコード抑制は実行されない。第１０図は上記で得られたシグナリングとオールゼロコ
ード抑制処理を含むＰＣＭ信号を符号器出力端子からタ
イミングよく送出するための論理回路を示し、第１１図
はその時間的動作を説明するためのものである。第１０図において、９０はＤタイプあるいはこれと同機
能のフリップフロップ、９１．９２は９ビツトのセット
つきシリアルイン、シリアルアウトシフトレジスタであ
り、他の論理ゲートは第８図と同じである。Ａ／Ｄ変換用基本クロック８０１と、時刻ｔ４〜ｔｔｏ
間に〔１〕レベルをもつパルス８４９と、時刻ｔ１３〜
ｔ１４間、１１４〜ｔ１５間にそれぞれ〔１〕レベルを
もつパルスＤＧＩ３、ＤＧｌ４によって、ゲート
９３から第１１図の如＜ＰＣＭパルス列７２１の各ビッ
ト位置に対応した読込みパルス８２０を得る。またＰＣＭ送信用タイミングパルス９０２と、論理回路
９でフレーム同期パルス９０１から作られたパルス９０
３とにより、ゲート９４の出力に９２０の如き読出しパ
ルスを得る。一方、フレーム同期信号９０１で反転動作するフリップ
フロップ９０の出力Ｑ、Ｑには１フレーム毎に（１）、
（０）が交代するパルスを得るから、これらのパルスで
制御されるＡＮＤゲート９５〜９８を介して、ＯＲゲー
ト９９，１００の夫々の出力信号線９２１，９２２には
第１１図の如く、読込みパルス８２０と読出しパルス９
２０とが１フレームおきに配夕１ルたパルスを得る。このとき、シフトレジスタ９１．９２のデータ入力線９
２３，９２４には上記フリップフロップ９０の出力信号
で制御されるＡＮＤゲーＮＯ１゜１０２を介して同様１
フレームおきに分配されたＰＣＭパルス列が得られるか
ら、結局シフトレジスタ９１ではあるフレーム（例えば
フレーム番号ｎ−１）でＰＣＭパルス列の読込みが行な
われると次のフレーム（ｎ）で読出しが行なわれ、一方
シフトレジスタ９２ではフレーム（ｎ）中にＰＣＭパル
ス列の読込みが、フレーム（ｎ−＋−１）で読出しが行
なわれる。したがって、出力ゲ゛−４１１０を通してシフトレジス
タ９１と９２の読出しＰＣＭ信号を互いに干渉すること
なく、且つフレーム同期パルス９０１と送信用タイミン
グパルス９０２に同期して送り出すことができる。出力ゲ゛−ト１１０の出力は出力トランジスタ１１１の
ゲ゛−ト電極に入力され、これにより出力トランジスタ
９４のソース電極電圧と負荷抵抗１１２を介して供給さ
れる電源電圧ＶＤＤ間の振幅をもつ送信ＰＣＭパルスが
出力端子９０９から得られる。尚、第１０図の回路では、出力ゲ゛−４１１０の第３の
入力信号パルス９０３は、送信ＰＣＭの時分害「多重化
をワイヤードオワのみで実現させるための制御に用いら
れている。従来の場合、送信ＰＣＭのワイヤードオワを実現するた
めに、各符号器の出力端子をオープンドレインまたはオ
ープンドレインとし、これを多重数と同じ数だけ並列に
接続したのち一個の抵抗素子を共通の負荷抵抗として接
続する形式が採られている。この従来形式によれば、任意の多重数でも外付抵抗は１
個で済むが、その抵抗値は、パルスの立上り特性を改善
するために、多重数に応じた値を選択して使用する必要
がある。しかしながら、第１０図の構成とすれば、各符号器にあ
らかじめ設定された値の負荷抵抗１１２を内蔵しである
ため、符号器の出力を単に多重数だけ並列接続するだけ
で十分である。負荷抵抗１１２の値Ｒは以下のように与えることができ
る。ただしｔｒ−２，２τ ・・・・・・・・・・
・・（２）ここでｎ：多重数（単一回線符号器の並列接続数）Ｃｏ：単
一回線符号器１つ当りの出力端からみた容量値Ｃ１：多重化（並列接続）に伴ない付加される浮遊容量
値 τ：容量と抵抗の値の積から定まる時定数ｔｒ：符号器
の特性仕様から要求されるパルス波形の立上り時間（１
０％〜９０％）一般的にはｎＣｏ：＞ＣＩが成立するから上記（
１）式は多重数ｎには無関係にＲ−□から求まる２、２
０゜値としてよい。また、万一、何らかの理由により、ＰＣＭパルスの立上
り時間をより速くする必要が生じた場合には、従来の如
く、外付抵抗１個を付加することで対処することも容易
に可能である。

【図面の簡単な説明】

第１図は１５折線（μｍ２５５）圧縮量子化特性曲線図
、第２図は上記特性曲線の第１折線（セグメント）の拡
大図、第３図は本発明の１実施例であるＰＣＭ符号器の
全体構成を示すブロック図、第４図は第３図におけるブ
ロック２，３，４，５および６からなる部分の詳細回路
図、第５図、第６図は第４図における論理回路３１およ
び２１の論理内容を説明するための図、第７図は第４図
に示す回路の動作を説明するための信号タイムチャート
、第８図と第１０図は第３図のブロック７の詳細回路図
、第９図と第１１図はそれぞれ第８図、第１０図の回路
の動作説明のための信号タイムチャートである。図において、１は緩衝増幅器、２はキャパシタ列回路、
３は抵抗列回路、４は電圧比較器、５は逐次近似論理回
路、６は基準電圧切替回路、７は符号化されたディジタ
ル信号を所定のビットレートでＰＣＭ信号として送出す
るための論理回路、８．９はそれぞれ外部から与えられ
る基本クロックパルスに基づいてＰＣＭ符号器の動作制
御に必要な各種の制御パルスを作り出す回路である。

Claims

【特許請求の範囲】１一端が出力線に共通接続された２進荷重の容量比を
もつ第１〜第８のキャパシタ、上記第１〜第８の各キャ
パシタの他端にそれぞれ第１スイッチ群を介して接続さ
れた第１電位の第１の共通線、上記第１〜第７の各キャ
パシタの他端にそれぞれ第２スイッチ群を介して接続さ
れた第２電位の第２の共通線、および上記第１〜第８の
各キャパシタの他端にそれぞれ第３スイッチ群を介して
接続された第３の共通線を有するキャパシタ列回路と、
上記第２の共通線さ上記第１電位間に接続され２ｎ−また抵抗素子、上記抵抗素子の両端電圧の、３（但しｎ
＝１〜１６）を取り出す１６個の中間タップ、およ
び上記各中間タップと上記第３の共通線との間に挿入さ
れた第４スイッチ群を有する抵抗回路と、第１ビツトを
極性ビットとする８ビットディジタル信号のうちの第２
〜第８ビツトの値に応じて上記第１〜第３の各スイッチ
群を開閉制御する第１論理回路と、上記ディジタル信号
のうちの第５〜第８ビツトの値に応じて上記第４スイッ
チ群を開閉制御する第２論理回路とを有してなり、上記
出力線からディジタル信号に対応したアナログ電圧を発
生させるようにしたことを特徴とするＤ／Ａ変換回路。２前記第２論理回路が、前記第５〜第８ビツトのディ
ジタル信号により表わされる１０進数値が１ないし１５
のとき対応するｎ位置の第４スイツチを導通させ、上記
第５〜第８ビツトが全て零のときｎ−１６の位置の第４
スイツチを導通させるようスイッチ制御信号を出力する
ことを特徴とする特許請求の範囲第１項記載のＤ／Ａ変
換回路。３前記第１の論理回路が、前記第５〜第８ビツトの少
なくともいずれか１つが論理＋＋ＩＢのときは、前記
第１キヤパシタ側から前記第２〜第４ビツトで表わされ
る１０進数ｍに対応する位置のキャパシタまでを前記第
２の共通線に、ｍ＋１番目のキャパシタを前記第３の共
通線に、残りのキャパシタを前記第１の共通線に接続し
、前記第５〜第８ビツトの全てが論理ｔＪ０１１のと
きは、前記第２〜第４ビツトで表わされる１０進数ｍに
対応する位置のキャパシタを前記第３の共通線に、第１
キヤパシタ側からｍ−１番目までを前記第２の共通線に
、残りのキャパシタを前記第１の共通線に接続するよう
前記スイッチ制御信号を出力することを特徴とする特許
請求の範囲第１項記載のＤ／Ａ変換回路。４入力端子の電圧を第１電位と比較するための電圧比
較器と、一端が上記電圧比較器の入力端子に共通接続された２進
荷重の容量比をもつ第１〜第８のキャパシタ、上記第１
〜第８の各キャパシタの他端にそれぞれ第１スイッチ群
を介して接続された第１の共通線、上記第１〜第７の各
キャパシタの他端にそれぞれ第２のスイッチ群を介して
接続された第２の共通線、上記第１〜第８のキャパシタ
の他端にそれぞれ第３のスイッチ群を介して接続された
第３の共通線、および標本信号入力時には上記電圧比較
器入力端子を上記第１電位に、上記第１の共通線を標本
信号入力端子に接続し、符号化時には上記電圧比較器入
力端子を自由電位に、上記第１の共通線を上記第１電位
に切替えるための手段とを有するキャパシタ列回路と、上記第２の共通線と上記第１電位間に接続された抵抗素
子、上記抵抗素子の両端電圧のλユニ１３（但しｎ＝１〜１６）を取り出す１６個のタップ、およ
び上記中間タップと上記第３の共通線との間に挿入され
た第４スイッチ群を有する抵抗列回路と、上記第２の共通線に正、負の基準電圧を選択的に供給す
るための第５のスイッチと、上記電圧比較器の出力に応じて上記第１〜第５の各スイ
ッチを逐次選択的に開閉制御し、前記標本信号をディジ
クル信号に変換して出力する逐次近似論理回路とを有し
てなり、かつ、前記逐次近似論理回路が、前記電圧比較
器の出力信号によって逐次内容が変更されるディジタル
符号記憶手段と、前記ディジクル信号のうち第２〜第８
ビツトの値に応じて前記第１〜第３の各スイッチ群を開
閉制御する第１論理回路と、前記ディジタル信号の第５
〜第８ビツトの値に応じて、前記第４スイッチ群を開閉
制御する第２論理回路とからなることを特徴とするＰＣ
Ｍ符号器。５前記ディジタル符号記憶手段が、前記電圧比較器か
ら出力される第１ビツト目の信号に基づいて前記第５の
スイッチと制御する第１手段と、前記パルス発生器から
与えられるパルスにより初期値設定され上記電圧比較器
の出力信号により値が逐次確定される第２〜第８ビツト
のディジタル値を記憶する第２手段とからなり、前記第
１論理回路が上記第２の手段から出力される第２〜第８
ビツトの値に応じてスイッチ制御信号を出力し、前記第
２論理回路が上記第５〜第８ビツトの値に応じてスイッ
チ制御信号を出力することを特徴とする特許請求の範囲
第４項記載のＰＣＭ符号器。６前記第２論理回路が、前記第５〜第８ビツトのディ
ジタル信号により表わされる１０進数値が１ないし１５
のとき対応するｎ位置の第４スイツチを導通させ、上記
第５〜第８ビツトが全て零のときｎ−１６の位置の第４
スイツチを導通させるようスイッチ制御信号を出力する
ことを特徴とする特許請求の範囲第５項記載のＰＣＭ符
号器。７前記第１の論理回路が、前記第５〜第８ビツトのい
ずれかが論理１１１１１のときは、前記第１キヤパシタ
側から前記第２〜第４ビツトで表わされる１０進数ｍに
対応する位置のキャパシタまでを前記第２の共通線に、
ｍ、＋１番目のキャパシタを前記第３の共通線に、残り
のキャパシタを前記第１の共通線に接続し、前記第５〜
第８ビツトの全てが論理１１０ｔ＋のときは、前記第
２〜第４ビツトで表わされる１０進数ｍに対応する位置
のキャパシタを前記第３の共通線に、第１キヤパシタ側
からｍ−１番目までを前記第２の共通線に、残りのキャ
パシタを前記第１の共通線に接続するよう前記スイッチ
制御信号を出力することを特徴とする特許請求の範囲第
６項記載のＰＣＭ符号器。