JPS5938730B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5938730B2 JPS5938730B2 JP3437178A JP3437178A JPS5938730B2 JP S5938730 B2 JPS5938730 B2 JP S5938730B2 JP 3437178 A JP3437178 A JP 3437178A JP 3437178 A JP3437178 A JP 3437178A JP S5938730 B2 JPS5938730 B2 JP S5938730B2
- Authority
- JP
- Japan
- Prior art keywords
- manufacturing
- gold
- semiconductor device
- diffusion
- thyristor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
この発明は、高耐圧、大容量で、しかも高速スイッチン
グ特性を有する半導体装置の製造方法に関し、特にキャ
リアのライフタイムキラーとして働く重金属を有効に拡
散させる方法に関するものである。
グ特性を有する半導体装置の製造方法に関し、特にキャ
リアのライフタイムキラーとして働く重金属を有効に拡
散させる方法に関するものである。
一般に高耐圧、大容量の特性が要求される半導体装置は
、高比抵抗であると同時に高ライフタイムであることが
必要条件である。
、高比抵抗であると同時に高ライフタイムであることが
必要条件である。
しかし、半導体装置に高速スイッチング特性を持たせよ
うとすると、金あるいは白金のような重金属を拡散して
、キャリアのライフタイムを低下させることが行なわれ
るため、半導体装置自体の順電圧降下や漏れ電流などの
特性を悪くし、高耐圧、大容量化が実現しにくくなる。
うとすると、金あるいは白金のような重金属を拡散して
、キャリアのライフタイムを低下させることが行なわれ
るため、半導体装置自体の順電圧降下や漏れ電流などの
特性を悪くし、高耐圧、大容量化が実現しにくくなる。
このように、半導体装置の高耐圧、大容量化と高速化と
いう2つの方向は、ライフタイムについて考えると、相
反する方向で、これら2つの方向を兼ね備えようとする
と、おのずと限界が生じる。
いう2つの方向は、ライフタイムについて考えると、相
反する方向で、これら2つの方向を兼ね備えようとする
と、おのずと限界が生じる。
従つて、高耐圧、大容量でかつ高速スイッチング゛特性
を持たせるには、ライフタイムの制御を的確に行なうこ
とが重要となつて<る。この発明は、この限界を打ち破
るためになされたもので、以下図に従つて説明する。
を持たせるには、ライフタイムの制御を的確に行なうこ
とが重要となつて<る。この発明は、この限界を打ち破
るためになされたもので、以下図に従つて説明する。
第1図は、従来の高速スイッチングサイリスタの製造方
法を示す工程別の断面図である。
法を示す工程別の断面図である。
先ず、通常のサイリスタの製造と同様に、N型FZシリ
コンウェハ1を準備する。
コンウェハ1を準備する。
このシリコンウェハ1は、目標の耐圧が得られるように
、所定の比抵抗と厚みが与えられている〔第1図a〕o
次に、このN型シリコンウェハ1の両主面に、Al又は
Ga(7)P型ドーパントを、所定の表面濃度と接合深
さを持つように拡散してp−n−p構造とする〔第1図
b〕。次に、このシリコンウェハ1の酸化膜2をつけ直
しして、一方の主面側の酸化膜2に写真製版技術により
窓明けを行う〔第1図c〕。次に、サイリスタのp−n
−p−n四層構造とするために、窓明けをした酸化膜2
をマスクにしてリンの選択拡散を行う〔第1図d〕。次
に、このシリコンウェハ1についている酸化膜を除去し
、上記リン拡散と反対側の主面に金5を蒸着して拡散す
る〔第1図e〕。次に、シリコンウエハ1に付着した金
5をHFおよび王水にて除去し、電極支持板4にAlろ
う材3で合金固着す〔第1図f〕oその後、通常のサイ
リスタと同様にしてAl陰極を形成した後、シリコンウ
エハ1の端面加工を施し、パツシベーシヨンして、外装
に組込む。このようにして製作された従来の高速スイツ
チングサイリスタの特性について、一例を挙げて説明す
る。
、所定の比抵抗と厚みが与えられている〔第1図a〕o
次に、このN型シリコンウェハ1の両主面に、Al又は
Ga(7)P型ドーパントを、所定の表面濃度と接合深
さを持つように拡散してp−n−p構造とする〔第1図
b〕。次に、このシリコンウェハ1の酸化膜2をつけ直
しして、一方の主面側の酸化膜2に写真製版技術により
窓明けを行う〔第1図c〕。次に、サイリスタのp−n
−p−n四層構造とするために、窓明けをした酸化膜2
をマスクにしてリンの選択拡散を行う〔第1図d〕。次
に、このシリコンウェハ1についている酸化膜を除去し
、上記リン拡散と反対側の主面に金5を蒸着して拡散す
る〔第1図e〕。次に、シリコンウエハ1に付着した金
5をHFおよび王水にて除去し、電極支持板4にAlろ
う材3で合金固着す〔第1図f〕oその後、通常のサイ
リスタと同様にしてAl陰極を形成した後、シリコンウ
エハ1の端面加工を施し、パツシベーシヨンして、外装
に組込む。このようにして製作された従来の高速スイツ
チングサイリスタの特性について、一例を挙げて説明す
る。
電流容量400A1耐圧1200V1ターンオフ時間2
0μSec以下の高速スイツチングサイリスタの特性に
ついて第3図に示してある。
0μSec以下の高速スイツチングサイリスタの特性に
ついて第3図に示してある。
第3図は、ターンオフ時間([TM:400A,di/
Dt:30A/μS,VR:50V,dv/Dt:20
V/μS,Tj:125℃)と順電圧降下(1TM:1
250A,Tj:125℃)との相関を示したものであ
る。
Dt:30A/μS,VR:50V,dv/Dt:20
V/μS,Tj:125℃)と順電圧降下(1TM:1
250A,Tj:125℃)との相関を示したものであ
る。
第3図中、破線Aが従来の方法によつてライフタイム制
御を行なつた場合の特性を示す。
御を行なつた場合の特性を示す。
これによると、ターンオフ時間を20μSec以下にす
るためには、順電圧降下が2.1v以上になつてしまい
、このサイリスタの順電圧降下規格2.2Vを満足させ
るためには製造歩留が極端に悪くなるという欠点があつ
た。この発明はこのような点に鑑みてなされたもので、
高耐圧、大容量化と高速化の両方を同時に実現し得る半
導体装置の製造方法を提供することを目的とする。
るためには、順電圧降下が2.1v以上になつてしまい
、このサイリスタの順電圧降下規格2.2Vを満足させ
るためには製造歩留が極端に悪くなるという欠点があつ
た。この発明はこのような点に鑑みてなされたもので、
高耐圧、大容量化と高速化の両方を同時に実現し得る半
導体装置の製造方法を提供することを目的とする。
第2図は、この発明による高速スイツチングサイリスタ
の製造方法を示す工程別の断面図である。
の製造方法を示す工程別の断面図である。
第2図a−cの工程までは、第1図a−cに示す従来の
製造方法と同一である。第2図cの工程の後、リン拡散
のデポジシヨンをし、再び酸化してリンのデポジシヨン
面と反対側の面の酸化膜2を除去して、酸化膜除去面に
ボロンをデポジシヨンする〔第2図d〕。次に、125
0℃で数時間、追込み拡散(ドライブ)を行ない、ボロ
ンの拡散層(P+106を形成する。このボロン拡散層
(P+層)6はその表面濃度が5×1015t0ms/
Cc以上の高温度で、接合深さが15μm収上になるよ
うにする〔第2図e〕。
製造方法と同一である。第2図cの工程の後、リン拡散
のデポジシヨンをし、再び酸化してリンのデポジシヨン
面と反対側の面の酸化膜2を除去して、酸化膜除去面に
ボロンをデポジシヨンする〔第2図d〕。次に、125
0℃で数時間、追込み拡散(ドライブ)を行ない、ボロ
ンの拡散層(P+106を形成する。このボロン拡散層
(P+層)6はその表面濃度が5×1015t0ms/
Cc以上の高温度で、接合深さが15μm収上になるよ
うにする〔第2図e〕。
次いで、第1図E,fに示す従来の製造方法と同じく酸
化膜2を除去し、金5を蒸着して所定の温度で金拡散し
〔第2図f〕、このシリコンウエハ1をAlろう材31
で電極支持板4に合金固着する〔第2図g〕。この発明
の方法によるサイリスタのターン・オフ時間一順電圧降
下の相関特性は第3図の実線Bのようになり、従来の方
法による場合の相関特性(破線A)と比べ、大幅に改善
できる。
化膜2を除去し、金5を蒸着して所定の温度で金拡散し
〔第2図f〕、このシリコンウエハ1をAlろう材31
で電極支持板4に合金固着する〔第2図g〕。この発明
の方法によるサイリスタのターン・オフ時間一順電圧降
下の相関特性は第3図の実線Bのようになり、従来の方
法による場合の相関特性(破線A)と比べ、大幅に改善
できる。
これは、同一のターン・オフ時間にしようとすると、金
拡散において、この発明による方法の方が温度を低くす
ることができるということから、ボロン拡散において、
ボロンが高濃度にシリコンウエハ内に入ることにより、
シリコンウエハ内部に歪を発生させ、転位密度を増し、
金拡散で金が入りやすくなつたものによるものと考えら
れる。
拡散において、この発明による方法の方が温度を低くす
ることができるということから、ボロン拡散において、
ボロンが高濃度にシリコンウエハ内に入ることにより、
シリコンウエハ内部に歪を発生させ、転位密度を増し、
金拡散で金が入りやすくなつたものによるものと考えら
れる。
すなわち、少量の金の拡散で有効にターン・オフ時間短
縮に寄与できるので、順電圧降下や漏れ電流の特性に対
する影響力を小さくすることが出来るからである。また
、P+層6を形成することにより、電極支持板4とシリ
コンウエハ1とのオーミツク接触を良好にできるからで
もある。
縮に寄与できるので、順電圧降下や漏れ電流の特性に対
する影響力を小さくすることが出来るからである。また
、P+層6を形成することにより、電極支持板4とシリ
コンウエハ1とのオーミツク接触を良好にできるからで
もある。
このように、ポロンを使用して、P型側にビ層を形成す
ることにより特性間の相関を良くし、製造歩留を向上す
ることができる。
ることにより特性間の相関を良くし、製造歩留を向上す
ることができる。
しかも、ターンオフ時間を15μSec以下というサイ
リスタを製造しようとしても、従来の方法では不可能で
あつたが、本発明によれば可能にすることができる。
リスタを製造しようとしても、従来の方法では不可能で
あつたが、本発明によれば可能にすることができる。
なお、p+層6の接合深さであるが、少くとも15μm
以上ないと、この効果を期待できなかつた。
以上ないと、この効果を期待できなかつた。
以上述べたように、高濃度ボロンの拡散により歩留を向
土させ、特性も改善することができた。
土させ、特性も改善することができた。
なお、ここでは金の拡散について述べたが、白金等の重
金属でも効果があることは言うまでもない以上述べたよ
うにこの発明によれば、高耐圧、犬容量化を損なうこと
なく高速化を達成することができる。
金属でも効果があることは言うまでもない以上述べたよ
うにこの発明によれば、高耐圧、犬容量化を損なうこと
なく高速化を達成することができる。
第1図は、従来の高速サイリスタの製造方法を示す工程
別の断面図、第2図は、この発明による高速サイリスタ
の製造方法を示す工程別の断面図、第3図は、ターン・
オフ時間と順電圧降下の相関図である。 図において、1はシリコンウエハ、5は金蒸着層、6は
ボロン拡散層である。
別の断面図、第2図は、この発明による高速サイリスタ
の製造方法を示す工程別の断面図、第3図は、ターン・
オフ時間と順電圧降下の相関図である。 図において、1はシリコンウエハ、5は金蒸着層、6は
ボロン拡散層である。
Claims (1)
- 1 少なくとも1つのpn接合を形成した半導体ウェハ
のp型の一主面から重金属を拡散するに際して、上記重
金属を拡散する前に、上記半導体ウェハの一主面にボロ
ンを拡散することによりこれと同一導電型で表面不純物
濃度が5×10^1^9atoms/cc以上でありか
つ拡散深さが15μm以上の高不純物濃度層を形成し、
この高不純物濃度層上から上記重金属を拡散することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3437178A JPS5938730B2 (ja) | 1978-03-24 | 1978-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3437178A JPS5938730B2 (ja) | 1978-03-24 | 1978-03-24 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54126462A JPS54126462A (en) | 1979-10-01 |
JPS5938730B2 true JPS5938730B2 (ja) | 1984-09-19 |
Family
ID=12412301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3437178A Expired JPS5938730B2 (ja) | 1978-03-24 | 1978-03-24 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5938730B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5848964A (ja) * | 1981-09-18 | 1983-03-23 | Toyo Electric Mfg Co Ltd | 逆導通サイリスタの接合形成法 |
JPS5852873A (ja) * | 1981-09-25 | 1983-03-29 | Toyo Electric Mfg Co Ltd | 逆導通サイリスタの接合形成法 |
JPS58207674A (ja) * | 1982-05-29 | 1983-12-03 | Toshiba Corp | サイリスタの製造方法 |
-
1978
- 1978-03-24 JP JP3437178A patent/JPS5938730B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS54126462A (en) | 1979-10-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4607270A (en) | Schottky barrier diode with guard ring | |
US2849664A (en) | Semi-conductor diode | |
JPH05347413A (ja) | 半導体装置の製造方法 | |
JP2590842B2 (ja) | ヘテロ接合型バイポーラトランジスタ | |
US3761328A (en) | Method of manufacturing semiconductor devices | |
US4872040A (en) | Self-aligned heterojunction transistor | |
US4860086A (en) | Semiconductor device | |
JPS5938730B2 (ja) | 半導体装置の製造方法 | |
US3988772A (en) | Current isolation means for integrated power devices | |
US3698077A (en) | Method of producing a planar-transistor | |
KR930003555B1 (ko) | 반도체 장치의 제조방법 | |
US20050227461A1 (en) | Semiconductor device having increased switching speed | |
KR900008149B1 (ko) | 반도체 장치(半導體裝置) | |
US4613381A (en) | Method for fabricating a thyristor | |
US3152024A (en) | Semiconductor device and method of manufacturing | |
US3988768A (en) | Deep diode silicon controlled rectifier | |
EP0206136A2 (en) | Semiconductor device manufacturing method | |
EP0431835B1 (en) | Bipolar semiconductor device | |
JP2953666B2 (ja) | 半導体装置及び電子装置 | |
US3771028A (en) | High gain, low saturation transistor | |
US3493442A (en) | High voltage semiconductor device | |
JP3113262B2 (ja) | ゲートターンオフサイリスタの製造方法 | |
JP2724490B2 (ja) | ゲートターンオフサイリスタの製造方法 | |
JPH05243253A (ja) | 半導体装置 | |
JPS6130434B2 (ja) |