JPS5937864B2 - 基準電圧セル - Google Patents

基準電圧セル

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JPS5937864B2
JPS5937864B2 JP55108429A JP10842980A JPS5937864B2 JP S5937864 B2 JPS5937864 B2 JP S5937864B2 JP 55108429 A JP55108429 A JP 55108429A JP 10842980 A JP10842980 A JP 10842980A JP S5937864 B2 JPS5937864 B2 JP S5937864B2
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Description

【発明の詳細な説明】 本発明は１２Ｌ又はＭＴＬメモリにおいてビット線電圧
の回復のために用いられる基準電圧発生用セル（以下、
基準電圧セルという。
）に関し、より具体的には特願昭５５−９３３６９号（
特開５昭５６−１６９９６号）に開示されている１２Ｌ
メモリ回路の基準電圧セルの構造を簡単化することに関
する。前記特許出願に示されるメモリ回路の全体的構成
は第１図に示す通りで、図中１は基準電圧セル、０２は
インピーダンス変換器、５はメモリ、セル配列である。
第１Ａ図はこの構成をより詳細に示すもので前記特許出
願の第２図から引用したものである。第１Ａ図において
基準電圧セル１は電流源３に接続され、電流源３は電流
ｋＸＩｏ（には基５準電圧セル１の数、１０はセル当り
の待機電流）を供給する。基準電圧セルの数はメモリ、
アレイの寸法、メモリ、アレイの待機電流及びインピー
ダンス変換器２の設計に依存して１個乃至メモリ・セル
Ｃの数の２０％程度の範囲で選ばれる。こ０の回路の動
作は前記特許出願に記載されるとおりであるが、本発明
は基準電圧セル１の物理的構造の簡略化に関するもので
あるから本発明の理解のために全体的メモリ回路の動作
を理解する必要はない。１２Ｌメモリにおいては読取り
電流が非常５に小さいため、読取りにエラーを生じない
ようにするためにはメモリ、セルの待機電流は極く小さ
い値に保たれる必要がある。
一方、読取り動作中に放電したビツト線は上記の要請を
満たしながら迅速且つ正確に待機電圧に回復されなけれ
ばならない。この回復待機電圧の基準電圧を発生するた
めに考え出されたのが基準電圧セル１で、このセルはメ
モリ．セルＣと同じ構成で同じ半導体基板上に設けられ
る。この基準電圧セルが占める面積はメモリ．セルの２
０（ｆｌ）にまで達するので、スペースの損失が比較的
大きいという問題を含んでいる。
従つて、本発明の目的は基準電圧セルに要する半導体チ
ツプ上のスペースを低減させることにある。
前記の今まで使用されてきた基準電圧セルの欠点は、本
発明に従つて通常のストーレツジ．セルの表面の約１／
５しか必要としない等価的な基準電圧セルを提供するこ
とにより、解決される。
このように回路の要件がかなり減少されることは、基準
セルが実際にはデータの記憶には用いられず、従つて全
ての臨界的な電圧及び電流条件を満足するが、ビツトの
記憶用に供する必要のない等価的な回路を設計すればよ
いという考えに基づいている。これ故に、正しいセル基
準電圧が与えられるが実際のデータ．ストーレツジ．セ
ルは何も形成されないように、拡散領域を結合させるこ
とが可能になる。さらに、需際のデータ．ストーレツジ
．セル及びシミユレートされた基準電圧セルの間には、
温度及びプロセス．パラメータのトラツキJ■■基準ス
トーレツジ．セルの等価的シミユレーシヨンは、これま
で用いられてきた基準電圧セルに要した表面に比べて約
１／５の表面を必要とするだけである。この小形化によ
り、欠陥を招きにくくなり、さらに空いたチツプ表面の
周辺に基準電圧セルが提供され実効チツプ表面をさらに
節約できる。以下、本発明が図面に示された実施例を参
照して述べられる。
基準電圧セルを有するＭＴＬストーレツジの第１図に示
された基本的な回路ダイヤグラムは、前記公知の配列で
は、１６Ｋストーレツジ．チツプ用の約５００の完全な
基準電圧セルより成る実際の基準電圧発生器を左側に示
している。
この基準電圧発生器１は、一方の側では基準アンプ２及
びピツト基準ライン３を経て、他方の側ｊではワード基
準ライン４を経て実際のストーレツジ．セル．アレイ５
に接続されている。
第１図はまた、第１図による等価ダイヤグラムでは大地
及びワード基準ライン４に接続されている。サブコ・レ
クタから基板までの容量６も概略的に示している。実際
のデータ．ストーレツジ．セル．アレイ５は、この実施
例では、第１Ａ図に回路が示され第２図にチツプ上の構
成が示されるＭＴＬストーレツジ．セルを含む。
第２図は、絶縁分離ストリツプにより互いに分離された
２つのこのようなＭＴＬストーレツジ．セルを示してい
る。安定状態では、セル内のあるセル．トランジスタは
非導電であり、また他方は導電である。
横型の入／出力ＰＮＰトランジスタでは、これは一方が
活生ゾーンで動作し、他方が飽和ゾーンで動作すること
を意味する。入／出力ＰＮＰトランジスタは、インジエ
クタの表面に比べてセル．トランジスタのＰ一拡散ベー
スのより大きな表面のために、インジエクタからセル．
トランジスタＴＸのベースまでの方向に対しては約０．
８のαＦを有し、セル．トランジスタのベースからイン
ジエクタまでの逆方向に対しては約０．７のαＲを有す
る。第２Ａ図は、導電性入／出力ＰＮＰトランジスタ即
ちハーフ．セルを示す。ＰＮＰ出力トランジスタのイン
ジエクタ８及びコレクタ９は、サブコレクタ７の上に配
置される。インジエクタ上の左側の接点１０は電流１用
の入力として配置され、右側の接点１０はＮＰＮセル．
トランジスタのベース９上に配置される。右側の接点１
０は隣接するハーフ．セルのＮＰＮトランジスタのコレ
クタに接続される。インジエクタへ印加されるスタンバ
イ電流の約８０（ｆ）が、ＰＮＰトランジスタのベース
．ゾーン上を横方向に流れ、電流の約１０％のみが各々
接点において及びサブコレクタ中で再結合することにな
る。キヤリヤのシンボルと共に示された矢印は、キヤリ
ヤの移動方向を表わす。セルのベース．ゾーンにより注
入されインジエクタにより収集される電流が印加電流と
考えられるという違いがあるが、同様のことが飽和した
入／出力ＰＮＰトランジスタについても言える。上記電
流の比は、横方向のベースにおける条件が正確にシミユ
レートされ、一方インジエクタとセル．トランジスタ．
ベースとの表面の比は２次の影響しか与えないことを示
している。さらに、セルの高さの約半分がインジエクタ
端の長さとして利用できる。第１図の基準電圧発生器１
の基準電圧セルは情報を書込む機能を有する必要がない
のでフリツプ・フロツプの一方を導通、他方を非導通に
固定してもよいはずである。
従つて、基準電圧セルは第１Ｂ図に示す回路で代替する
ことができる。このような等価回路は、第３図及びライ
ンＡ−Ａでの断面図を表わす第３Ａ図に示されている。
第３図は、Ｎ一槽１８内に例えば７つの各Ｐーストリツ
プがサブコレクタ．ゾーンの上に配置されていることを
示している。Ｎ一槽１８はまた酸化物又はＮ＋リングに
より限定されている。ストリツプ１２は、並列に配置さ
れたＭＴＬストーレツジ．セルのインジエクタをシミユ
レートしている。他方のそばに直接一方のインジエクタ
を設けることにより、絶縁分離リング用の表面は少しも
必要でない。もし電流（ＳＲ）がインジエクタ．ストリ
ツプ１２へ印加されるなら、その端部でホール電流を注
入する。他のストリツプ１１、１３乃至１５のように、
インジエクタ．ストリツプ１２は、その上にＰ一接点ス
トリツプ２１が提供されたベース拡散領域より成る。以
下、インジエクタ．ストリツプ１２の右側端部について
述べる。ここでは、注入された電流はコレクタ．ストリ
ツプ１３により集められ、接点１７を経て絶縁分離リン
グ１８へそしてそこからワード基準ライン４へ向けられ
る。２つのストリツプ１２及び１３よりなるＰＮＰ構造
体は導電性の入／出力ＰＮＰトランジスタをシミユレー
トする。
インジエクタ．ストリツプ１２の左側端部では、そこに
注入された電流は、フローテイングＰストリツプ１１へ
流れ、そこで集められ、インジエクタ．ストリツプ１２
により部分的に再注入されて集められる。ストリツプ１
１及ひ１２のＰＮＰ構造体は、ストーレツジ．セルの飽
和した入／出力ＰＮＰトランジスタをシミユレートする
。ストリツプ１３について対称的に、ストリツプ１１及
び１２がストリツプ１４及び１５のように繰返され、ス
トリツプ１３の表面はこのようにかなり節約される。第
３図中破線で囲まれた表面１９は、完全なＭＴＬストー
レツジ．セルに等価なものを表わす。２つのこのような
セルが第２図に示されている。
Ｐ−ストリツプ（即ち、左右の端部）は２度用いられる
ので、また外方拡散を有する絶縁分離リングは節約され
ているので、シミユレートされた構造体の高さはＭＴＬ
ストーレツジ．セルの高さの約１／４のみである。２つ
の隣接するピツト．ラインのために、従来のレイアウト
のセル間隔は、第２図により概略的に示したレイアウト
のものに比べてもわずかではあるが大きいので、それで
等価基準セルはＭＴＬストーレツジ．セルの表面の約１
／５を占める。
基準電圧セル及びデータ．ストーレツジ．セルの比及び
チツプ上の周辺回路の比は、第４図に概略的に示されて
いる。この図はまた明らかに、チツプの左側下方部分に
おける５００の等価基準セルは単に、その他には用いら
れないすでに存在するチツプ表面を占めるものであるこ
とを示している。比較のため、５００のＭＴＬストーレ
ツジ。セルが実際のストーレツジ表面上に印されている
。所与の１６Ｋストーレツジ．セルの例では、技術及び
実際のストーレツジ．セルのレイアウトを変えることな
く、少なくともさらに５００のストーレツジ。セルが同
じチツプ表面上に形成できる。ストーレツジ．チツプの
設計によりより数多くの基準電圧セルが必要とされるな
ら、節約される実効チツプ表面の量はさらに大きくなる
。第５図では、各容量及びそれらの影響を示すために、
レイアウトの断面が等価回路ダイヤグラムと結合されて
いる。
第５図より、インジエクタとサブコレクタの間の障壁層
容量は基準電圧の安定化に寄与するので、５００の等価
基準電圧セルに対して利点がある。サブコレクタから基
板までの容量は、ワード基準ラインを経て全てのワード
．ライン容量に並列に配列されている。この容量は再負
荷されないので、電気エネルギーは必要としない。基準
電圧セルのこのシミユレーシヨンにより、高精度のセル
基準電圧が達成され、シミユレーシヨンにより従来のス
トーレツジ．セル表面の約１／５のみを必要とするだけ
で良い。さらに、基準電圧セルのシミユレーシヨンはま
た、チツプに関するすべてのプロセス．パラメータが均
一で、チツプ上では均一な温度であると見なせる時には
、正確なセル基準電圧を供給する。
【図面の簡単な説明】
第１図は、基準電圧セルを有するストーレツジの基本的
な回路ダイヤグラムである。 第１Ａ図は先願に係る全体的なメモリ回路を示す図であ
る。第１Ｂ図は基準電圧セルの等価回路を示す図である
。第２図は、完全なＭＴＬストーレツジ．セルの平面図
である。第２Ａ図は、入／出力ＰＮＰトランジスタであ
る。第３図は、Ｐ一拡散ストリツプ形の等価基準基準電
圧セルの設計上の平面図である。第３Ａ図は、第３図の
ラインＡ−Ａに沿つた断面図である。第４図は、半導体
チツプ上の等価基準セル及び実際のストーレツジ．セル
の大きさ及び配列を示す。第５図は、所定数の等価基準
電圧セルについてのＰ−ストリツプとサブコレクタとの
間の障壁層容量を示す基本的な回路ダイヤグラムである
。１１１５・・・・・・フローテイング．コレクタ領域
、１２，１４・・・・・・インジエクタ領域、１３・・
・・・・コレクタ領域。

Claims (1)

    【特許請求の範囲】
  1. １ フリップ・フロップ型のＩ＾２Ｌメモリ・セルのピ
    ット線に基準電圧を供給するため該メモリ・セルをシミ
    ュレートする基準電圧セルであつて、第１導電型の半導
    体基板に前記メモリ・セルのインジェクタをシミュレー
    トするよう形成された第２導電型のストリップ状のイン
    ジェクタ領域と、前記インジェクタ領域に関しキャリア
    注入関係で該インジェクタ領域の両側に平行に配置した
    第２導電型の２本のストリップ状のコレクタ領域とを備
    え、前記２本のコレクタ領域の一方は前記メモリ・セル
    のフリップ・フロップの導通トランジスタ側の入出力ト
    ランジスタをシミュレートするようワード基準線に接続
    され、前記コレクタ領域の他方は前記フリップ・フロッ
    プの非導通トランジスタ側の入出力トランジスタをシミ
    ュレートするようフローティング状態にされている基準
    電圧セル。
JP55108429A 1979-10-29 1980-08-08 基準電圧セル Expired JPS5937864B2 (ja)

Applications Claiming Priority (2)

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DE2943565A DE2943565C2 (de) 1979-10-29 1979-10-29 Speicherzellennachbildung zur Referenzspannungserzeugung für Halbleiterspeicher in MTL-Technik
DE29435652 1979-10-29

Publications (2)

Publication Number Publication Date
JPS5671882A JPS5671882A (en) 1981-06-15
JPS5937864B2 true JPS5937864B2 (ja) 1984-09-12

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EP (1) EP0027883B1 (ja)
JP (1) JPS5937864B2 (ja)
DE (2) DE2943565C2 (ja)

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