JPS5936851A - Memory circuit - Google Patents

Abstract

PURPOSE:To attain high speed sorting by controlling the holding, input and output of data on the basis of the size discriminating result between data on a data bus and self-holding data and a discrimination result from a preceeding memory unit circuit. CONSTITUTION:The memory unit circuit Mi compares the size of the self-holding data Di with that of data Dx to be written newly in the data bus DB. When the data Di is larger the Dx, the memory unit circuit Mi holds the current data Di continuously. If the Di is smaller, the operation of the circuit Mi is determined by the size between the data Di-1 of a memory unit circuit Mi-1 located on the preceeding stage just by one stage and the Dx. If the Di-1 is larger than the Dx, the memory unit circuit Mi inputs the data Dx on the data bus DB. When the Dx is larger than the Di-1, the memory unit circuit Mi inputs the data Di-1 stored in the memory unit circuit Mi-1 through a data line Si-1.

Description

【発明の詳細な説明】 商業上の利用分野 木発明はメモリ回路に関するものである。[Detailed description of the invention] Commercial applications The invention relates to memory circuits.

従来例の構成とその問題点 従来、データを大小関係によってソーティングする場合
、ＣＰＵ　（中央処理装置）によってデータの大小を調
べて並べ換えを行うのが一般的であるが、この方法は非
常に長い時間を要した。Conventional configuration and its problems Conventionally, when sorting data by size, it is common to use a CPU (Central Processing Unit) to check the size of the data and rearrange it, but this method takes a very long time. It cost.

また第１図に示すように、本構造で結合され、定まった
手順に従ってデータの転送を行なう複数個のマシンでソ
ーティングを行なう例もある。第１図の回路で○で示さ
れたノードは各々ひとつのマシンを表わし、○の中の数
字は各マシン中に格納されているデータを示している。As shown in FIG. 1, there is also an example in which sorting is performed using a plurality of machines that are connected with this structure and transfer data according to a predetermined procedure. Each node marked with a circle in the circuit of FIG. 1 represents one machine, and the number inside the circle indicates the data stored in each machine.

先づ、データは最上位のノードへ入力される。各ノード
では、それまでに持っていたデータと新しく入ってきた
データを比較し、大きい方を残し、小さい方を下位ノノ
ードに送る。第１図（１）は初期状態であり、入力デー
タ３が入ってくると（ｂ）のようになる。以下５，２，
７，４．６とデータ系列が入ってくると、それぞれ（ｃ
）→（ｄ）→（ｅ）→（ｆ）→（ｇ）と変化していく。First, data is input to the top node. Each node compares the previously held data with the newly arrived data, keeps the larger one, and sends the smaller one to the lower node. FIG. 1(1) is the initial state, and when input data 3 is received, the state becomes as shown in FIG. 1(b). Below 5, 2,
When the data series 7, 4.6 come in, each (c
)→(d)→(e)→(f)→(g).

次に読み出す場合は、最下位のノードからデータを読み
出す。データが読み出さｔまたノードは、そのすぐ下位
の２個のノードのデータのうち大きい方を読み出す。ひ
とつのデータが最上位のノードから読み出されると、各
ノードは上記の動作を順ｌこ行ない、データを上位へ押
し上げて詰める。第１　図（７）（ｈ）→（ｉ）→（ｊ
）　→（ｋ）→（１？）−”ＧｖＮは、データを読み出
す時の各データの流れを表わしている。When reading next, data is read from the lowest node. When data is read, a node reads the larger one of the data of the two nodes immediately below it. When one piece of data is read from the highest node, each node performs the above operations in order to push the data up and pack it. Figure 1 (7) (h) → (i) → (j
)→(k)→(1?)−”GvN represents the flow of each data when reading data.

この従来例では、データが入力された場合、最終的にも
ち着くノードの」ユ位のノードまで何段がのノードそれ
ぞれでデータの比較が順になされ、データが移っていく
。そのため、蓄積されたデータの星が多くなると、ソー
ティングにがなりの時間がかかる。In this conventional example, when data is input, data is sequentially compared at each of several nodes up to the node at the top of the final node, and the data is transferred. Therefore, the more stars there are in the accumulated data, the more time it takes to sort them.

プログラムで行なうにせよ、第１図のような従来例の回
路で行なうにせよ、データのソーティングには相当時間
がかかり、面倒であった。Whether it is done by a program or by a conventional circuit as shown in FIG. 1, data sorting takes a considerable amount of time and is troublesome.

発明の目的 木発明は、仁のデータのソーティングをデータの並列比
較によって高速に行なえるようにしたメモリ回路であり
、高速なソーティング操作を可能にすることを目的とす
るものである。OBJECTS OF THE INVENTION The present invention is a memory circuit that enables high-speed sorting of data by parallel comparison of data, and aims to enable high-speed sorting operations.

発明の構成 上記目的を達成するために、木発明はメモリ中位回路を
外部からデータ書き込み促進信号が入力すした時に、デ
ータバス」二のデータと自己の保持しているデータの大
小を判定するとともにその判定結果を外部へ出力する比
較手段と、　ｎｔｓ記判定結果と耐洗メモリ単位回路か
らの判定結果とを基に所定の基帛に従って、現在自己の
保持しているデータを継続して保持するか、データバス
上のデータを取り込むか、前記前段メモリ単位回路の保
持しているデータを取り込むかの制御を行う制御Ｔ段と
、この制御手段の制御により定められるデータを保持す
るとともに外部がらデータ読み出し促進信号が入力され
た時にその保持しているデータを前段メモリ単位回路に
出力し、かつ後段メモリ単位回路からその保持している
データを取り込んで保持する保持手段とで構成し、前記
メモリ単位回路をカスケード接続して構成したものであ
る。Structure of the Invention In order to achieve the above object, the present invention determines the magnitude of the data on the data bus and the data held by itself when a data write promotion signal is input from the outside to the memory intermediate circuit. and a comparison means that outputs the judgment result to the outside, and continues to hold the data currently held by itself according to a predetermined standard based on the NTS written judgment result and the judgment result from the wash-resistant memory unit circuit. a control T stage that controls whether to take in data on the data bus or take in data held by the preceding memory unit circuit; and a holding means for outputting the held data to the preceding memory unit circuit when a data read promotion signal is input, and taking in and holding the held data from the subsequent memory unit circuit, the memory It is constructed by cascading unit circuits.

実施例の説明 以下本発明の一実施例を図面妃基づいて説明する。第２
図は木発明の基本構成図である。第２図においｒ、Ｍｌ
−Ｍ５（以下任意個数を接続できる）は木発明メモリ回
路の中核をなすメモリ中位回路であり、５ｌ−５６はメ
モリ単位回路Ｍ１〜Ｍ５およびメモリ単位回路Ｍ５の後
段に続いて接続されているメモリ単位回路Ｍ６中で保持
されたデータを外部へ出力するデータ線、　Ｉ）Ｂは外
部のデータバス、Ｗはデータの書き込みを促すストロー
ブ信号、Ｒはデータの読み出しを促すストローブ信号で
ある。DESCRIPTION OF THE EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. Second
The figure is a basic configuration diagram of the tree invention. In Figure 2, r, Ml
-M5 (any number can be connected below) is a memory intermediate circuit that forms the core of the tree-invented memory circuit, and 5l-56 is connected following the memory unit circuits M1 to M5 and the memory unit circuit M5. A data line for outputting data held in the memory unit circuit M6 to the outside; I) B is an external data bus; W is a strobe signal for prompting data writing; and R is a strobe signal for prompting data reading.

第２図に基づいて動作を説明する。この動作のフローチ
ャー１・は第８図に示している。メモリ単位回路Ｍｌ　
、Ｍ２　、Ｍ８　、・・・には値の大きな順序でデータ
を格納するものとする。いま既にメモリ単位回路Ｍ１．
　Ｍ２　、　Ｍ８　、・・・にはデータが大きい順に格
納されているものとし、それぞれのデータをＤｉ　、　
Ｄ２　。The operation will be explained based on FIG. Flowchart 1 of this operation is shown in FIG. Memory unit circuit Ml
, M2, M8, . . . store data in descending order of value. The memory unit circuit M1.
It is assumed that data is stored in M2, M8, ... in descending order of size, and each data is stored in Di,
D2.

■）８．・・・とすると、　ＤＩ　＞Ｄ２　＞ＤＢ・・
・である。この時、ＣＰＵがこのメモリ回路にデータＤ
ｘを書きにくる場合、データバスＩ）Ｂ−ヒにデータＤ
ｘを載せておいてからストローブ信号Ｗを各メモリ単位
回路Ｍｌ、Ｍ２゜Ｍ８　、・・・に出力する。ｉ番目の
メモリ単位回路Ｍｉについて動作をみる。メモリ単位回
路Ｍｉは自己の保持しているデータ■）ｉとデータバス
ＤＢ上のデータＩ）ｘの大小を比較する。ＤｉＯ万が大
きい場合、メモリ単位回路Ｍｉは現在のデータＤｉを継
続して保持する。■)8. ...then DI > D2 > DB...
・It is. At this time, the CPU stores data D in this memory circuit.
When writing x, data D is placed on the data bus I) B-H.
After loading x, the strobe signal W is output to each memory unit circuit M1, M2, M8, . Let us examine the operation of the i-th memory unit circuit Mi. The memory unit circuit Mi compares the data (1)i held by itself with the data (1)x on the data bus DB. If DiO0 is large, the memory unit circuit Mi continues to hold the current data Di.

もし川の方が小さい場合は、ひとつ前段のメモリ単位回
路Ｍｉ−１の保持するデータ１）ｉ　−１とＩ）ｘとの
大小関係によって動作が異なる。すなわち、Ｉ）ｉ　−
１の方がＩ）ｘより大きい時は、メモリ甲Ｉ１１回路へ
４１はデータバス１）Ｂ」二のデータ１）Ｘを取り込む
。またＩ）ｘの方がＩ）ｉ−］より大きい時には、メモ
リ中位１６１路用はメモリ単位回路Ｍｉ−１が保持して
いるデータＤｉ　−１をデータ線５ｉ−１を通して取や
込む。こうしてデータバスＤＢ上にある新しく書き込む
データＤｘは。If the river is smaller, the operation differs depending on the magnitude relationship between data 1)i-1 and I)x held by the memory unit circuit Mi-1 at the previous stage. That is, I) i −
When 1 is larger than I)x, 41 takes in data 1)X from data bus 1)B'2 to the memory A I11 circuit. Further, when I)x is larger than I)i-], the data Di-1 held by the memory unit circuit Mi-1 is taken in through the data line 5i-1 for the middle 161-path memory. In this way, the newly written data Dx on the data bus DB is.

Ｄｘより大きいデータを保持しているメモリ単位回路群
の最後段の次の段のメモリ単位回路へ取り込まれ、その
段以後の段でそれまで保持されていたデータはひとつ後
の段へシフトされる。こうしてデータのソーティングが
行なわれる。Data larger than Dx is taken into the memory unit circuit at the next stage of the last stage of the memory unit circuit group that holds data larger than Dx, and the data held until then is shifted to the next stage after that stage. . In this way, data is sorted.

具体的な例を次に示す。今、仮にＤｘがＤ２＞Ｄｘ＞Ｄ
Ｂであったとする。このとき、メモリ単位回路Ｍｌ。A specific example is shown below. Now, suppose Dx is D2>Dx>D
Suppose it was B. At this time, the memory unit circuit Ml.

Ｍ２はＤＩ　＞Ｄｘ　、　Ｄ２　＞Ｄｘなので、継続し
て現在のデータ（それぞれＤｉ　、　Ｄ２　）を保持す
る３、メモリ単位回路Ｍ８はＤｘ＞ＤＢであり、かつＤ
２＞Ｄｘなので、データバスＤＢ上のデータＤｘを取り
込み、新しくデータＤｘを保持する。メモリ単位回路Ｍ
４は、Ｄｘ＞Ｄ４であり、かつＤｘ＞ＤＢなので、ひと
つ前段のメモリ単位回路Ｍ８の保持しているデータＤ８
を取り込む。メモリ単位回路Ｍ４以後の段についても同
様に各一段面の段のメモリ単位回路の保持しているデー
タを取り込む。こうして、メモリ単位回路Ｍｉの保持す
るデータは次のように変わる。Ｍｌ　；ＤＩ　、Ｍ２　
；Ｄ２　、Ｍ８　；ＤＸＭ４　；ＤＢ　、Ｍ５　；　Ｄ
４　、Ｍ６　；Ｄ５　、・・・・・・・・・。こうして
ソーティングが完了する。Since M2 holds DI>Dx and D2>Dx, the memory unit circuit M8 continues to hold the current data (Di and D2, respectively), and Dx>DB and D
Since 2>Dx, data Dx on the data bus DB is taken in and new data Dx is held. Memory unit circuit M
4, since Dx>D4 and Dx>DB, the data D8 held by the memory unit circuit M8 in the previous stage
Incorporate. Similarly, for the stages after the memory unit circuit M4, the data held by the memory unit circuits of the stages on each one stage is taken in. In this way, the data held by the memory unit circuit Mi changes as follows. Ml; DI, M2
;D2, M8;DXM4;DB,M5;D
4, M6; D5,... Sorting is thus completed.

第４図は他の実施例を示す。第４図では、メモリ単位回
路Ｍｉに、前段のメモリ単位回路Ｍｉ−１ｉこおけるデ
ータｐｉ−１とＤｘの大小比較の結果が信号ｆｉ−１で
伝えられている。FIG. 4 shows another embodiment. In FIG. 4, the result of comparing the magnitudes of data pi-1 and Dx in the previous stage memory unit circuit Mi-1i is transmitted to the memory unit circuit Mi by a signal fi-1.

再び第２図について、読み出しの動作について説明する
。蓄積されたデータは常にソーティングされた状態にあ
るから、最前段のメモリ単位回路Ｍ１から順にデータを
読み出せばよい。データの読み出しを促がすストローブ
信号Ｒが各メモリ単位回路に入力されると、ひとつ後段
の保持するデータを取り込む。即ち、メモリ単位回路Ｍ
ｉは、メモリ単位回路Ｍ１＋ｔの保持するデータを取り
込む。こうすると、ストローブ信号Ｒが１同人るごとに
データは後段より前段へ１段ずつシフトされてｔ、）＜
。Referring to FIG. 2 again, the read operation will be explained. Since the accumulated data is always in a sorted state, it is only necessary to read out the data in order from the memory unit circuit M1 at the forefront. When a strobe signal R that prompts data reading is input to each memory unit circuit, data held in the next subsequent stage is taken in. That is, memory unit circuit M
i takes in data held by memory unit circuit M1+t. In this way, each time there is one strobe signal R, the data is shifted from the later stage to the earlier stage one stage at a time, t,)<
.

よってＣＰＵは、メモリ単位回路Ｍ１のデータが出力さ
れているデータ線Ｓｌの内科を、ストローブ信号Ｒを次
々と出しながら読んでいけばよい。Therefore, the CPU only needs to read the internal medicine data on the data line Sl to which the data of the memory unit circuit M1 is output while sequentially issuing the strobe signal R.

第４図では、ゲートＧを設けてデータノ（スＩ）Ｂ　ｌ
こ出力されている。ゲートＧを開かせてデータ線Ｓ１を
データバスＤＢに接続しデータを読み出す操作と１スト
ロ一ブ信号Ｒを出してデータをシフトさせる操作を交互
に行なうと、ソーティングされたデータを１順に読み出
すことが出来る。In FIG. 4, a gate G is provided and the data node (I) B l
This is being output. By opening the gate G, connecting the data line S1 to the data bus DB, reading out the data, and outputting the 1 strobe signal R to shift the data, the sorted data can be read out in one order. I can do it.

全体としての動作は、先ずソーティングしたいＹ−夕を
このメモリ回路に書き込んでいく。全て書き込み終わる
と、ストローブ信号Ｒを発しながらソーティング結果を
読み出ず〇 ソーティングしているデータがどこまで詰っているか、
つまりどのメモリ単位回路までデータが入っているかが
判かるようにするためにはそのための手段を設けねばな
らない。例えば、イニシＡ１ライズで全てリセットして
しまい、データを０にしてしまってからデータを書き込
んでいくことが考えられる。あるいは、保持するデータ
にフラグをひとつ設け、データであるか否かを示させる
こともできる。また全メモリ単位回路のデータを一度に
消すだめの信号が加えられると、全てのデータを消すよ
うにすることも考えられる。The overall operation is to first write Y-Y to be sorted into this memory circuit. When all the data has been written, the sorting results are not read while issuing the strobe signal R. How much of the data being sorted is packed?
In other words, in order to be able to determine which memory unit circuit contains data, a means must be provided for this purpose. For example, it may be possible to reset everything at the initial A1 rise and write data after setting the data to 0. Alternatively, one flag can be provided for the data to be held to indicate whether or not it is data. It is also conceivable that if a signal is applied to erase data in all memory unit circuits at once, all the data will be erased.

以上の説明では、前段から後段へ値の大きな順でソーテ
ィングしたが、値の小さな順にソーティングする場合に
ついても動作は同様であり、書き込み時のデータ取り込
みの規準が一冗なるだけである。即ち、ストローブ信号
Ｗが入ると、メモリ単位回路Ｍｉは自己の保持している
データＤｉとデータバスＤＢＪ：のデータＤｘの大小を
比較し、Ｄ＋の方が小さい場合現在のデータＤｉを継続
して保持する。しかしもしＤｉの方が大きい場合は、ひ
とつ前段のメモリ単位回路Ｍｉ−１の保持しているデー
タＩ）ｉ−１とＤＸとの大小関係に依存し、Ｉ）ｉ−１
の方がＤｘより小さい時はメモリ単位回路Ｍｉはデータ
バスＩＪＢ上のデータＤｘを取り込み、Ｄｉ−１の方が
Ｄｘより大きい時はメモリ単位回路Ｍｉはメモリ単位回
路Ｍｉ−１が保持しているデータＤ＋−１を取り込む。In the above explanation, sorting is performed from the first stage to the second stage in descending order of values, but the operation is the same when sorting in descending order of values, and the criteria for data capture during writing is only redundant. That is, when the strobe signal W is input, the memory unit circuit Mi compares the data Di held by itself with the data Dx of the data bus DBJ:, and if D+ is smaller, it continues the current data Di. Hold. However, if Di is larger, it depends on the magnitude relationship between the data I)i-1 held by the memory unit circuit Mi-1 in the previous stage and DX, and I)i-1
When Di-1 is smaller than Dx, the memory unit circuit Mi takes in the data Dx on the data bus IJB, and when Di-1 is larger than Dx, the memory unit circuit Mi is held by the memory unit circuit Mi-1. Take in data D+-1.

この動作を行なうようにメモリ単位回路を作れは、デー
タを小さい順にソーティングする仁とができる。If a memory unit circuit is created to perform this operation, it will be possible to sort data in ascending order.

次に第４図の構成で用いるメモリ単位回路のｉ番目のＭ
ｉのものの具体的な一例を第５図に示す。Next, the i-th M of the memory unit circuit used in the configuration of FIG.
A specific example of i is shown in FIG.

ここで０ηはデータを保持する保持手段としての一般的
なメモリ、θ旧ま比較手段としての比較器である。また
０１は制御回路、０１はメモリ書き込み回路であり、＜
＋：ｐ　ｋ　ｏｉはデータのやりとりを制御するｆｌｉ
ｌＪ御十段として用いられる。メモリＱυの内容はデー
タ線Ｓ１で外へ出ている。比較器θ、９は、夕１部から
入ってくるデータバスＤＢ上のデータとメモリ□υのデ
ータの大小を比較し、結果を信号線ｆ１に出す。制御回
路０１は外部からデータの書き込みを促すストローブ信
号Ｗと読み出しを促すストローブ信号Ｒを受けると（ス
トローブ信号Ｗの入力ｎ、＋１には信号線ｆｉと信号線
ｆｉ−１の内容も加味して）、信号線ＣＩによってメモ
リａｔ＋のデータの更新の情報を出す。Here, 0η is a general memory as a storage means for holding data, and a comparator is a comparison means until θ. Also, 01 is a control circuit, 01 is a memory write circuit, and <
+: p k oi is fli that controls data exchange
Used as lJ gojudan. The contents of memory Qυ go out on data line S1. The comparator θ, 9 compares the data on the data bus DB, which comes in from the first part, with the data in the memory □υ, and outputs the result to the signal line f1. When the control circuit 01 receives a strobe signal W prompting data writing and a strobe signal R prompting data reading from the outside (inputs n and +1 of the strobe signal W also take into account the contents of the signal line fi and signal line fi-1). ), outputs information on updating data in memory at+ via signal line CI.

メモリ書き込み回路σａは、信号線ｃｌ上の信号に基づ
いて、メモリ（１０にデータ線５ｉ−１−Ｊ二のデータ
をＨ”Ｚり込むか、データ線Ｓｉ＋］Ｊ二のデータを取
り込むか、データバス１）１１上のデータを取り込むが
、あるいは伺もしないかのいずれかの動作をする。、メ
モリＱυのデータを書き変える時は、信号線ｃ２を用い
て行なう。さらに全メモリ単位ｆｌｉｔ　路中のデータ
を消ず信号を設け、その信号が入ってくるとメモリＱυ
のデータを抹消するようにすることも考えられる。Based on the signal on the signal line cl, the memory write circuit σa selects whether to input the data on the data lines 5i-1-J2 into the memory (10 at H''Z, or to input the data on the data line Si+)J2, The data on the data bus 1) 11 is either fetched or not read at all.When data in the memory Qυ is rewritten, it is done using the signal line c2.Furthermore, the entire memory unit flit path A signal is provided without erasing the data inside, and when that signal comes in, the memory Qυ
It is also conceivable to delete the data.

発明の効果 以上本発明によれば、その回路をデータのソーティング
専用に用いれば、新しく入力するデータと今まで蓄積さ
れてきた全データの比較を同時に並行して行なうので、
ｌサイクルでソーティングが可能であり、ソーティング
時間を著しく短縮することができる。Effects of the Invention According to the present invention, if the circuit is used exclusively for data sorting, new input data and all previously accumulated data can be compared at the same time.
Sorting is possible in one cycle, and the sorting time can be significantly shortened.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来例の一例を示ず図、第２図は本発明の基本
構成図、第８図はデータの書き込み時の各メモリ単位回
路の動作を示したフローチャート図、第４図は第２図の
構成に部分的に伺加回Ｌ■を設けた構成図、第６図はメ
モリ単位回路の具体的な一例を示す構成図である。 （Ｍｉ）・・・メモリ単位回路、（Ｓｉ）・・・データ
線、（ＩＭ）・・・外部データバス、（４）・・データ
読み出し促進ストローブ信号、（２）・・・データ読み
出し促進ストローブ信号、（Ｄｉ）・・・保持データ、
Ｑυ・・・メモリ、弁・・・比較器、吋・・・制御回路
、σく・・・メモリ書き込み回路代理人　森木義弘 第１図 第２図 Ｎ３図 第４図 ！FIG. 1 is a diagram that does not show an example of a conventional example, FIG. 2 is a basic configuration diagram of the present invention, FIG. 8 is a flowchart diagram showing the operation of each memory unit circuit when writing data, and FIG. FIG. 6 is a block diagram showing a specific example of a memory unit circuit. (Mi)...Memory unit circuit, (Si)...Data line, (IM)...External data bus, (4)...Data read promotion strobe signal, (2)...Data read promotion strobe Signal, (Di)...Retained data,
Qυ...Memory, Valve...Comparator, 吋...Control circuit, σ...Memory writing circuit agent Yoshihiro MorikiFigure 1Figure 2N3Figure 4!

Claims (1)

【特許請求の範囲】 １、　メモリ単位回路を、外部からデータ書き込み促進
信号が入力された時に、データバス上のデータと自己の
保持しているデータの大小を判定するとともにその判定
結果を外部へ出力する比較手段と、前記判定結果と前段
メモリ単位回路からの判定結果とを基に所定の基準に従
って、現在自己の保持しているデータを継続して保持す
るか、データバス上のデータを取り込むか、前記前段メ
モリ単位回路の保持しているデータを取り込むかの制御
を行う制御手段と、この制御手段の制御により定められ
るデータを保持するとともに外部からデータ読み出し促
進信号が入力された時にその保持しているデータをｍ１
段メモリ単位回路に出力し、かつ後段メモリ単位回路か
らその保持しているデータを取り込んで保持する保持手
段とで槽成し、前記メモリ単位回路をカスケード接続し
たメモリ回路。 ２、制御手段の制御基準を、現在自己の保持しているデ
ータがデータバス上のデータより大きい時は現在自己の
保持しているデータを継続して保持し、現在自己の保持
しているデータがデータバス上のデータより小さい時は
、ｎｔｔ段メモリ単４ｓ’１回路の保持しているデータ
がデータバス上のデータより小さい場合Ｂｉ１段メセメ
モリ単位回路持しているデータを取り込み、０１１段メ
モリ単位回路の保持しているデータがデータバス上のデ
ータより大きい場合データバス−にのデータを取り込む
ことを特徴とするＭ　Ｆｌ’　＋ｔｉ’７求の範囲第１
項記載のメモリ回路。 ８、制御手段の制御基準を、現在自己の保持しているデ
ータがデータバス上ヒのデータより小さい時に現在自己
の保持しＣいるデータを継続して保持し、現在自己の保
持しているデータがデータバス上のデータより大きい時
は、前段メモリ単位回路の保持しているデータがデータ
バス上ヒのデータより大きい場合前段メモリ単位回路の
保持しているデータを取り込み、前段メモリ単位回路の
保持しているデータがデータバス上のデータより小さい
場合データバス上のデータを取り込むことを特徴とする
特許請求の範囲ｆｇｘ項記載のメモリ回路。[Claims] 1. When a data write promotion signal is input from the outside, the memory unit circuit determines the magnitude of the data on the data bus and the data held by itself, and transmits the determination result to the outside. Continuing to hold the data it currently holds or taking in the data on the data bus according to a predetermined standard based on the comparison means to output, the judgment result and the judgment result from the previous stage memory unit circuit. and a control means for controlling whether or not to take in the data held by the preceding memory unit circuit, and a control means for holding the data determined by the control of the control means and for holding the data when a data read promotion signal is input from the outside. data m1
A memory circuit in which the memory unit circuits are connected in cascade, the memory circuit comprising a holding means for outputting data to a stage memory unit circuit and taking in and retaining data from a subsequent stage memory unit circuit. 2. The control standard of the control means is that when the data currently held by itself is larger than the data on the data bus, it continues to hold the data currently held by itself; When is smaller than the data on the data bus, if the data held by the ntt stage memory AAAS'1 circuit is smaller than the data on the data bus, the data held by the Bi1 stage mesememory unit circuit is taken in, and the data held by the 011 stage memory If the data held by the unit circuit is larger than the data on the data bus, the data on the data bus - is taken in.
Memory circuit described in section. 8. The control standard of the control means is to continue to hold the data currently held by itself when the data currently held by itself is smaller than the data on the data bus, and to continue holding the data currently held by itself. When is larger than the data on the data bus, if the data held by the previous memory unit circuit is larger than the data on the data bus, the data held by the previous memory unit circuit is taken in, and the data held by the previous memory unit circuit is transferred. The memory circuit according to claim 1, wherein the memory circuit takes in the data on the data bus when the data being stored is smaller than the data on the data bus.