JPS5935533B2 - Asynchronous numerical control counter - Google Patents

Description

【発明の詳細な説明】 この発明は、ディジタル回路素子で構成された位相同期
装置に用いられる数値制御発振器（ＮＣＯ＝Ｎｕｍｂｅ
ｒ Ｃｏｎｔｒｏ ｌ ｌｅｄ Ｏｓｃ ｉ ｌ １ａ
ｔｏｒ ）に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a numerically controlled oscillator (NCO=Numbe) used in a phase synchronizer composed of digital circuit elements.
r Control led Osc i l 1a
tor).

ディジタル回路素子で構成された位相同期装置の多くは
ＮＣＯに数値制御計数器を用いている。Most phase synchronizers constructed with digital circuit elements use a numerically controlled counter for the NCO.

数値制御計数器は外部からディジタル・コートの形で与
えられた数値に等しい数だけクロック発生器からのクロ
ックを計数することを繰り返し行なっているものである
。A numerically controlled counter repeatedly counts the number of clocks from a clock generator equal to the number given from the outside in the form of a digital code.

位相同期装置では、この繰り返し同期を入力信号同期と
同じになるように設定し、位相制御は加えるディジタル
・コードを遂次、標準値に対し増減させることによって
行なわれる。In the phase synchronizer, this repetitive synchronization is set to be the same as the input signal synchronization, and phase control is performed by successively increasing or decreasing the applied digital code with respect to the standard value.

従来のディジタル位相同期装置においては、位相差検出
、そのフィルタリング、ＮＣＯのディジタル・コード変
更の一制御手順全てが前記ＮＣＯの出力位相に同期して
行なわれてきた。In conventional digital phase synchronizers, the control procedures of phase difference detection, filtering thereof, and changing the digital code of the NCO have all been performed in synchronization with the output phase of the NCO.

すなわちＮＣＯの繰返し同期、ないしは、その整数倍で
制御処理手順は進められている。In other words, the control processing procedure is proceeding with repeated synchronization of the NCO or an integral multiple thereof.

前記したごとくＮＣＯは加えられたディジタル・コード
をある瞬間読取り、それにより繰返し同期を決めている
。As mentioned above, the NCO momentarily reads the applied digital code and thereby repeatedly determines synchronization.

もしＮＣＯが前記ディジタル・コードを読込んでいる瞬
間に、外部からそのディジタル・コードを変更してしま
うと、ＮＣＯは明らかに誤った値を読込んでしまう。If the digital code is changed externally at the moment when the NCO is reading the digital code, the NCO will obviously read an incorrect value.

このようなことは制御手順がＮＣＯの繰返し同期に同期
しているような場合には起り得ない。This cannot occur if the control procedure is synchronized to the repeat synchronization of the NCO.

なぜなら、ＮＣＯがいつ前記ディジタル・コードが読込
むかが明らかであるので、その時間帯を避けて、前記デ
ィジタル・コードを変更してやれば問題は起らないから
である。This is because it is clear when the digital code is read by the NCO, so if the digital code is changed while avoiding that time period, no problem will occur.

ところが前記位相差検出、同じくそのフィルタリング、
同じ＜ＮＣＯディジタル・コード変更と言う一連の制御
手順を、例んばマイクロ・コンピュータに行なわせるよ
うな場合を考えよう。However, the phase difference detection, as well as its filtering,
Let us consider, for example, a case where a microcomputer is caused to perform a series of control procedures called <NCO digital code change.

すると各制御手順はＮＣＯの繰返し同期とは完全な非同
期で行なわれる場合が出てくる。Then, each control procedure may be performed completely asynchronously with the repeat synchronization of the NCO.

そうなると、前に触れた問題、すなわち、変更しつつあ
るディジタル・コードをＮＣＯが読込んで誤りを犯す問
題に対し充分な配慮をしなくてはならない。In doing so, due consideration must be given to the problem mentioned earlier, namely, that the NCO reads the digital code that is being changed and makes an error.

この発明の目的は制御手順がＮＣＯの繰返し同期に対し
非同期で成されるような位相同期装置において、ＮＣＯ
に加えられるディジタル・コードを全く任意の時期に変
更しでも、前記ディジタルコードの読違いを起さないＮ
ＣＯとして利用できる非同期型数値制御計数器を提供す
ることにある。An object of the present invention is to provide a phase synchronizer in which a control procedure is performed asynchronously with respect to repeated synchronization of the NCO.
Even if the digital code added to the code is changed at any time, the digital code will not be misread.N
The object of the present invention is to provide an asynchronous numerically controlled counter that can be used as a CO.

この発明によれば、クロック発振器からのクロックを、
計数器により計数し、データ・ラッチ回路の内容と等し
い数のクロックを計数すると前記計数器自らを初期値に
セットし、新たに前記データ・ラッチ回路の内容と等し
い数のクロックを計数するごとき数値制御計数器におい
て、首記計数器を初期値にセットするタイミングに対し
既知の時間差でパルスを発生する制御タイミング指示器
と、任意時間に発生する前記データ・ラッチ回路の内容
変更要求信号を受けた後、前記制御タイミング指示器の
出力を基に、前記データ・ラッチ回路に新しいデータを
読込ませる読込み信号を送り出す読込み信号発出器とを
含むことを特徴とする非同期型数値制御計数器を提供で
き、その経済性と小型さで多方面から利用されているデ
ィジタル位相同期制御を、この発明による非同期型数値
制御計数器をＮＣＯに用いることにより、ＮＣＯの繰返
し周期と完全に非同期で、制御手順を進めることができ
、コンピュータ制御態様として全く好都合になる。According to this invention, the clock from the clock oscillator is
When a counter counts a number of clocks equal to the contents of the data latch circuit, the counter sets itself to an initial value, and a new value is calculated such that the number of clocks equal to the contents of the data latch circuit is counted. The control counter receives a control timing indicator that generates a pulse at a known time difference with respect to the timing at which the head counter is set to its initial value, and a request signal to change the contents of the data latch circuit that occurs at an arbitrary time. and a read signal generator that sends out a read signal that causes the data latch circuit to read new data based on the output of the control timing indicator, Digital phase synchronization control, which is used in many fields due to its economic efficiency and compactness, allows the control procedure to proceed completely asynchronously with the repetition period of the NCO by using the asynchronous numerical control counter according to the present invention in the NCO. This makes it quite convenient as a computer controlled mode.

次に、この発明について図面を参照して段組に説明する
。Next, the present invention will be explained in columns with reference to the drawings.

第１図は従来の数値制御計数器のブロック図を示し、計
数器２はクロック発振器４からのクロックでカウント・
ダウンに動作を行なう。FIG. 1 shows a block diagram of a conventional numerically controlled counter, in which a counter 2 counts and uses a clock from a clock oscillator 4.
Do the motion down.

零コード検出器１は計数器２の内容が零になったことを
検出し、計数器２ヘセツト・パルスを送り出す。Zero code detector 1 detects that the contents of counter 2 have become zero and sends a reset pulse to counter 2.

計数器２はこのセット・パルスにより、データ・ラッチ
回路３に設定されているディジクル・コードを自らにセ
ットし、前記セット・パルスの消失と同時に再びカウン
ト・ダウン動作を開始する。The counter 2 uses this set pulse to set the digital code set in the data latch circuit 3 to itself, and starts counting down again at the same time as the set pulse disappears.

データ・ラッチ回路３へのディジタル・コードの設定は
端子１００を通してラッチ・パルスを加えることにより
成される。Setting a digital code to data latch circuit 3 is accomplished by applying a latch pulse through terminal 100.

本数値制御計数器をＮＣＯに用いる場合、その出力とし
ては、例えば、端子１０１からの周期パルスを利用する
ことになる。When this numerically controlled counter is used as an NCO, for example, a periodic pulse from the terminal 101 is used as its output.

第２図はこの発明の非同期型数値制御計数器のブロック
図を示し、図中、クロック発振器４、計数器２、データ
・ラッチ回路３、零コード検出器１、端子１０１，１０
０は第１図のそれと全く同じものである。FIG. 2 shows a block diagram of the asynchronous numerically controlled counter of the present invention, in which the clock oscillator 4, counter 2, data latch circuit 3, zero code detector 1, terminals 101,
0 is exactly the same as that in FIG.

制御タイミング指示器５と読込み信号発生器６が新しい
構成要素である。Control timing indicator 5 and read signal generator 6 are new components.

ここで零コード検山器１は零コード以外の任意のコード
を検出する検出器として考える。Here, the zero code detector 1 is considered as a detector that detects any code other than the zero code.

これをＭ値コード検出器と呼んでおく。This will be called an M-value code detector.

制御タイミング指示器５の構成には大別して３通りの方
法が考えられる。The configuration of the control timing indicator 5 can be roughly divided into three methods.

（ｉ） （Ｍ＋Ｎ）値コード検出器を用いる場合この
場合、計数器２がカウント・ダウン動作をしているので
、Ｍ値コード検出器よりＮクロックだけ早く出力が出る
。(i) When using an (M+N) value code detector In this case, since the counter 2 is performing a countdown operation, the output is output N clocks earlier than the M value code detector.

従って読込み信号発生器６は端子１０３を通してデータ
・ラッチ回路の内容変更要求信号の生起を確認すると、
内部のフリップ・フロップ回路（以下Ｆ／Ｆと言う）を
セットし、（Ｍ＋Ｎ）値コード検出器の出力を待つ。Therefore, when the read signal generator 6 confirms the generation of the content change request signal of the data latch circuit through the terminal 103,
Set the internal flip-flop circuit (hereinafter referred to as F/F) and wait for the output of the (M+N) value code detector.

前記（Ｍ＋Ｎ）値検出器の出力が端子１０２から加わっ
た瞬間、端子１００を通してデータ・ラッチ回路３ヘラ
ツチ・パルスを送り出し、内部のＦ／Ｆをリセットする
。At the moment when the output of the (M+N) value detector is applied from the terminal 102, the data latch circuit 3 sends a reset pulse through the terminal 100 to reset the internal F/F.

このＦ／Ｆがリセットされたことにより次に端子１０２
から制御タイミング指示器５の出力が加わっても７ツチ
・パルスは発生しない。Since this F/F has been reset, the terminal 102
Even if the output of the control timing indicator 5 is added from , no 7 pulses are generated.

（ｉ＞ Ｍ値コード検出器の出力を流用炉る。(i> The output of the M-value code detector is diverted to the furnace.

この場合、読込み信号発出器６は端子１０３からのデー
タ・ランチ回路の内容変更要求信号が内部のＦ／Ｆをセ
ットし、端子１０２からの信号を待ち、この信号の到着
後、一定の時間を直いて端子１００からデータ・ラッチ
回路３ヘラツチパルスを送り出し、内部Ｆ／Ｆをリセッ
トする。In this case, the read signal generator 6 sets the internal F/F in response to the content change request signal of the data launch circuit from the terminal 103, waits for the signal from the terminal 102, and waits for a certain period of time after the arrival of this signal. Immediately, a reset pulse is sent to the data latch circuit 3 from the terminal 100 to reset the internal F/F.

曲）Ｍ値を含むいくつかのコードの検出器を用いる場合
。song) When using a detector of several chords containing M values.

計数器２が１６ビツトでできているとすると、その内１
４ビットした検出器へ入れないような場合がこれに当る
。If counter 2 is made of 16 bits, 1 of them is
This is the case when the data cannot be input to a 4-bit detector.

この場合、計数器２の一計数周期中に、制御タイミング
指示器５は多くの出力をより頻繁に発生し、そしてどの
出力もその出力の直後を除くある一定の時間帯は計数器
２がデータ・ラッチ３から新たにコードを読込まれない
ことを保証することになる。In this case, during one counting period of the counter 2, the control timing indicator 5 generates many outputs more frequently, and for a certain period of time except immediately after any output, the counter 2 is a data - This ensures that no new code is read from latch 3.

読込み信号発生器６の動作は（１１）の場合と全く同じ
である。The operation of the read signal generator 6 is exactly the same as in case (11).

第３図はこの発明の一実施例を示し、この実施例は前の
説明の内（ｉｉｌ）の場合に該当する。FIG. 3 shows an embodiment of the invention, which corresponds to case (iii) of the previous description.

まず、計数器２は４ビツトのダウン・カウンタ２００．
２０１，２０２を３個用いて構成されている。First, counter 2 is a 4-bit down counter 200.
It is configured using three pieces 201 and 202.

ダウン・カウンタ２００は直接クロック発振器４のクロ
ックで動作し、ダウン・カウンタ２０１．２０２は各々
左隣のダウン・カウンタのボロー・パルス（ダウン・カ
ウンタの内容が零になった時に出力されるパルス）で動
作している。The down counter 200 operates directly with the clock of the clock oscillator 4, and the down counters 201 and 202 each receive the borrow pulse of the down counter to the left (the pulse output when the content of the down counter becomes zero). It's working.

ダウン・カウンタ２０２のボローパルスは全ダウンカウ
ンタのセット、並列読込み入力へ加えられていて、ダウ
ン・カウンタ全てが零になった時、データ・ラッチ回路
３に設定されている値に自らを各々セットする。The borrow pulse of down counter 202 is applied to the set of all down counters, parallel read inputs, and when all down counters reach zero, they each set themselves to the value set in data latch circuit 3. .

データ・ラッチ回路３は４ビツトのデータ・ラッチ回路
３００，３０１．３０２を３個用いて構成されている。The data latch circuit 3 is constructed using three 4-bit data latch circuits 300, 301, and 302.

１２ビツトのコードは端子３１０〜３２１を通して加え
られる。The 12 bit code is applied through terminals 310-321.

３つのデータ・ラッチ回路３００，３０１，３０２へ同
時にラッチパルスが供給されるように接続されている。It is connected so that latch pulses are simultaneously supplied to three data latch circuits 300, 301, and 302.

ここで、計数器２の零コード検出はダウン・カウンタ２
０２のボロー・パルスによって成されるので、この場合
、零コード検出器１はタウン・カウンタ２０２に内蔵さ
れていると考える。Here, zero code detection of counter 2 is performed by down counter 2.
In this case, the zero code detector 1 is considered to be built into the town counter 202.

次に制御タイミング信号も、ダウン・カウンタ２００Ｊ
）ボローパルスが流用できるので、制御タイミング指示
器６もダウン・カウンタ２００に内蔵されていると考え
る。Next, the control timing signal is also sent to the down counter 200J.
) Since the borrow pulse can be used, it is considered that the control timing indicator 6 is also built into the down counter 200.

読込み信号発生器６の動作を説明すると、まず端子１０
３からデータ・ラッチの内容変更要求信号が加えられ、
Ｆ／Ｆ６００，６０１を各々セットする。To explain the operation of the read signal generator 6, first, the terminal 10
3, a data latch content change request signal is added,
Set F/Fs 600 and 601 respectively.

この状態で端子１０２から制御タイミング指示信号が入
り、ゲート６０２，６０４，６０５゜６０６、ｂｉ０７
．６０８，６０９を通り、時間遅れを持って端子１００
を通り、データ・ラッチ回路３ヘラッチ信号として加わ
る。In this state, a control timing instruction signal is input from the terminal 102, and the gates 602, 604, 605°606, bi07
．． 608, 609 and terminal 100 with a time delay.
and is added as a latch signal to the data latch circuit 3.

これと同時に端子１０２へ加わった信号はＦ／Ｆ６００
をリセットし、ゲート６０２を閉鎖し、これ以上端子１
００へ信号が流れないようにし、ゲート６０８の出力は
Ｆ／Ｆ６０１をり枢ノドし、データ・ラッチの内容変更
要求信号の存在をリセットする。At the same time, the signal applied to terminal 102 is F/F600.
, closes the gate 602, and no longer connects terminal 1.
00, the output of gate 608 drives F/F 601 and resets the presence of the content change request signal in the data latch.

第４図はこの発明の別の一実施例を示す図で、図中読込
み信号発生器６以外は全べて第３図と全く同じ構成のも
のである。FIG. 4 is a diagram showing another embodiment of the present invention, in which everything except the read signal generator 6 has the same construction as in FIG. 3.

読込み信号発生器６の動作は以下の通り、まずコンピュ
ータ６８０がデータ・ラッチの内容変更要求信号を端子
１０３を通しＦ／Ｆ ６００をセットし、ゲート６０２
を開ける。The operation of the read signal generator 6 is as follows. First, the computer 680 passes a data latch content change request signal through the terminal 103 and sets the F/F 600.
open it.

この状態で端子１０２からの制御タイミング指示信号を
待ち、これが発生すると、端子１０２ゲート６０２を通
りコンピュータの割込み処理要求信号受付端子６８１へ
伝えられる。In this state, it waits for a control timing instruction signal from the terminal 102, and when it occurs, it is transmitted to the interrupt processing request signal reception terminal 681 of the computer through the terminal 102 gate 602.

それと同時に端子１０２からの信号はＦ／Ｆ ６００を
リセットし、ゲート６０２を閉じ、端子６８１へ二重に
割込み処理要求信号が加わらないようにする。At the same time, the signal from the terminal 102 resets the F/F 600, closes the gate 602, and prevents a double interrupt processing request signal from being applied to the terminal 681.

コンピュータ６８０は端子６８１から割込み処理要求信
号を受けると直ちに端子３１０，３１１゜３１２．３１
３，３１４，３１５．３１６．３１７ 。Upon receiving the interrupt processing request signal from the terminal 681, the computer 680 immediately transfers the interrupt processing request signal to the terminals 310, 311, 312, and 31.
3,314,315.316.317.

３１８．３１９．３２０．３２１に新しいコードを出力
し、同時に端子１００を通してラッチ・パルスをデータ
・ラッチ回路３へ送り出す。318.319.320.321, and at the same time sends a latch pulse to the data latch circuit 3 through the terminal 100.

これでコンピュータは割込み処理を終え、また別の処理
を続行することになる。The computer now finishes processing the interrupt and continues with other processing.

以上説明したように、ディジタル位相同期装置において
その制御手順がＮＣＯの繰返し同期と全く非同期に進め
られると、コンピュータによる制御手順の遂行が容易に
なり、ループ・フィルタなどもコンピュータ内でのディ
ジタル・フィルタリングに置き代えることもできる。As explained above, if the control procedure in a digital phase synchronizer is carried out completely asynchronously with the repetitive synchronization of the NCO, it becomes easier to carry out the control procedure by a computer, and the loop filter etc. can also be used for digital filtering in the computer. It can also be replaced with .

またこの発明の説明に当り、計数器２が全べてカウント
・ダウン動作するものとして話を進めたが、カウント・
アップ動作のものについても全く同様に話が進められる
。In addition, in explaining this invention, we have proceeded with the discussion assuming that all the counters 2 perform countdown operations, but
The discussion can be made in exactly the same way regarding the up-action type.

例えば、第３図、第４図の実施例においＣボロー・パル
スの代りにキャリー・パルスを用いＸクロックを一周期
に動作させたい時は（計数器の最大カウント数−Ｘ）を
データ・ラッチ回路ヘセットしてやればよい。For example, in the embodiments shown in Figures 3 and 4, if you want to use a carry pulse instead of a C borrow pulse and operate the X clock in one cycle, (maximum count number of the counter - Just set it to the circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の数値制御計数器のブロック図で１は零コ
ード検出器、２は計数器、３はデータ・ラッチ回路、４
はクロック発振器を各々示す。 第２図はこの発明のブロック図で、１，２，３゜４は第
１図と同じひのを示し、５は制御タイミング指示器、６
は読込み信号発生器を示す。 第３図および第４図はこの発明の実施例を示し図中、２
，３，４．６は第２図に同じである。Figure 1 is a block diagram of a conventional numerically controlled counter. 1 is a zero code detector, 2 is a counter, 3 is a data latch circuit, and 4 is a block diagram of a conventional numerically controlled counter.
indicate clock oscillators, respectively. FIG. 2 is a block diagram of the present invention, where 1, 2, 3, 4 are the same as in FIG. 1, 5 is a control timing indicator, and 6 is a block diagram of the present invention.
indicates a read signal generator. 3 and 4 show embodiments of the present invention, in which 2
, 3, 4.6 are the same as in FIG.

Claims (1)

【特許請求の範囲】[Claims] １ クロック発←器からのクロックを計数器により計数
し、デーレ・ラッチ回路の内容と等しい数のクロックを
計数すると、前記計数器臼らを初期値にセットし、新た
に前記データ・ランチ回路の内容と等しい数のクロック
を計数するごとき数値制御計数器において、前記計数器
を初期値にセットするタイミングに対し既知の時間差で
パルスを発生する制御タイミング指示器と、任意時間に
発生ずる前記データ・ラッチ回路の内容変換要求信号を
受けた後、前記制御タイミング指示器の出力を基に、前
記データ・ラッチ回路に新しいデータを読込ませる読込
み信号を送り出す読込み信号発生器とを含むことを特徴
とする非同期型数値制御計数器。1 The clocks from the clock generator are counted by a counter, and when a number of clocks equal to the contents of the data latch circuit are counted, the counters are set to their initial values, and the clocks of the data launch circuit are newly set. In a numerically controlled counter that counts a number of clocks equal to its contents, a control timing indicator that generates a pulse at a known time difference from the timing at which the counter is set to an initial value, and a control timing indicator that generates a pulse at an arbitrary time. and a read signal generator that sends out a read signal that causes the data latch circuit to read new data based on the output of the control timing indicator after receiving the content conversion request signal of the latch circuit. Asynchronous numerical control counter.