JPS5932951B2 - DPCM encoding circuit - Google Patents
DPCM encoding circuitInfo
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- JPS5932951B2 JPS5932951B2 JP54059658A JP5965879A JPS5932951B2 JP S5932951 B2 JPS5932951 B2 JP S5932951B2 JP 54059658 A JP54059658 A JP 54059658A JP 5965879 A JP5965879 A JP 5965879A JP S5932951 B2 JPS5932951 B2 JP S5932951B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
- H04N11/04—Colour television systems using pulse code modulation
- H04N11/042—Codec means
- H04N11/046—DPCM
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- Multimedia (AREA)
- Signal Processing (AREA)
- Color Television Systems (AREA)
Description
【発明の詳細な説明】
本発明はカラーテレビ信号の伝送帯域圧縮に係るDPC
M(DifferentialPulseCodeMo
dulatio0符号器の回路構成に関するものである
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a DPC related to transmission band compression of color television signals.
M(DifferentialPulseCodeMo
This relates to the circuit configuration of the duration0 encoder.
第1図は、従来の2次元予測を採用したDPCM符号器
の回路構成を示すブロック図で、このDPCM符号器は
、図示のとおりA/D変換器1、減算器2、量子化器3
、ビット変換器4、ラッチ回路5、加算器6、加算器1
、予測器8、遅延回路9、予測器10および入力信号端
子11、出力信号端子12、サンプリング信号入力端子
13、およびラッチ信号入力端子14からなつており、
この入力信号端子11で受けた映像信号がサンプリング
信号入力端子13からのサンプリング信号によりA/D
変換器1のディジタル出力となり、かつ、サンプリング
信号と同じラッチ信号をラッチ信号入力端子14から受
けるラッチ回路を経た予測信号と前記デジタル出力との
減算器2による出力が量子化器3に至り、以後、量子化
器3の出力がビット変換器4を経ることによつて所望の
PCM出力信号を出力信号端子12から得るようになつ
ている。FIG. 1 is a block diagram showing the circuit configuration of a conventional DPCM encoder that employs two-dimensional prediction.
, bit converter 4, latch circuit 5, adder 6, adder 1
, a predictor 8, a delay circuit 9, a predictor 10, an input signal terminal 11, an output signal terminal 12, a sampling signal input terminal 13, and a latch signal input terminal 14,
The video signal received at the input signal terminal 11 is converted into an A/D converter by the sampling signal from the sampling signal input terminal 13.
The output from the subtracter 2 of the digital output and the predicted signal that has passed through the latch circuit that receives the same latch signal as the sampling signal from the latch signal input terminal 14 reaches the quantizer 3, which is the digital output of the converter 1. , the output of the quantizer 3 passes through the bit converter 4 to obtain a desired PCM output signal from the output signal terminal 12.
しかしながら、第1図の回路構成においては、予測器8
は前値予測器で同一フィールド内における同一ライン内
の1サンプル前のサンプル値から予測値を決定する予測
器であり、予測器10は2次元予測器で前ラインまたは
前々ライン等から予測値を決定する予測器である。そし
て、予測器8と予測器10の遅延回路を介した各出力は
加算器7で減算器2および加算器6に与える予測値を有
する予測信号となる。従つて、減算器2と量子化器3と
加算器6と予測器8と加算器7とラツチ回路5との順で
循環的に接続してなるループ回路の動作所要時間の多少
により、当然、A/D変換器1に与えるサンプリング信
号とラツチ回路5に与えるラツチ信号の各1周期時間が
制限される。このため、第1図の回路構成では、回路構
成要素をIC化して前記ループ回路が高速動作するよう
に努めたが、前記サンプリング信号の周波数が概ね9M
Hzの周波数より高くなると回路動作が不安定となつた
。しかるに、カラーテレビ関係では、ビード除去のため
色副搬送波の3倍に相当する=10.7MHz程度の周
波数を前記サンプリング信号に用いることが最適である
と知られている。従つて、第1図の回路構成のDPCM
符号器では不充分であつた。なお、第1図の回路構成に
おける予測信号の予測値に関する説明をすると、A/D
変換器1の出力をxとし、その時点での予測値をぐとす
ると、減算器2の出力はx−◇となり、加算器6の出力
は量子化器3の量子化レベルQとして(x一令)Q+ぐ
となる。この(x一令)Q+ぐをqとして以後説明する
と、加算器7の出力、即ち新サンプルでの予測値をぐ6
とすれば、令+1−Plq+P2qとなり、交+1一q
(P,+P2)となる。However, in the circuit configuration of FIG.
is a previous value predictor, which determines a predicted value from the sample value of the previous sample in the same line in the same field, and the predictor 10 is a two-dimensional predictor, which determines the predicted value from the previous line or the line before the previous, etc. is a predictor that determines. Then, each output of the predictor 8 and the predictor 10 via the delay circuit becomes a predicted signal having a predicted value to be applied to the subtracter 2 and the adder 6 in the adder 7. Therefore, depending on the amount of time required to operate the loop circuit formed by cyclically connecting the subtracter 2, quantizer 3, adder 6, predictor 8, adder 7, and latch circuit 5 in this order, Each one cycle time of the sampling signal applied to the A/D converter 1 and the latch signal applied to the latch circuit 5 is limited. For this reason, in the circuit configuration shown in FIG. 1, the circuit components are integrated into ICs in an effort to make the loop circuit operate at high speed, but the frequency of the sampling signal is approximately 9M.
When the frequency was higher than Hz, the circuit operation became unstable. However, in the color television field, it is known that it is optimal to use a frequency of about 10.7 MHz, which corresponds to three times the color subcarrier, for the sampling signal in order to remove beads. Therefore, the DPCM of the circuit configuration shown in FIG.
The encoder was insufficient. In addition, to explain the predicted value of the predicted signal in the circuit configuration of FIG. 1, the A/D
If the output of the converter 1 is x and the predicted value at that point is (Regulation) Q + Gut. In the following explanation, assuming that this (x order) Q+g is q, the output of the adder 7, that is, the predicted value at the new sample is
Then, it becomes command+1-Plq+P2q, and intersection+1-q
(P, +P2).
ここで、P1は予測器8の係数であり、P2は予測器1
0の係数である。第1図関係の予測信号の予測値は以上
の関係にある。本発明は、上記欠点を解決したDPCM
符号器の回路を提供するもので、このために、前記した
前値予測器である予測器8の動作に係わる前記のループ
回路の回路構成要素数を減らしたこと、即ち、前記同様
のA/D変換器出力を受ける減算器と量子化器と第1の
前値予測器と第1の加算器とラツチ回路との順で循環的
に接続してなるループ回路としたことを特徴とし、さら
に、このループ回路のラツチ回路から第2の前値予測器
と第2の加算器を順次に経て第1の加算器に接続し、こ
のループ回路の量子化器から第1の予測器と共通接続す
ると共にラツチ回路と接続した第3の加算器に対して2
次元予測器である第3の予測器と遅延となつて加算器7
に与えられる。Here, P1 is the coefficient of predictor 8, P2 is the coefficient of predictor 1
It is a coefficient of 0. The predicted values of the predicted signals related to FIG. 1 have the above relationship. The present invention provides a DPCM that solves the above drawbacks.
For this purpose, the number of circuit components of the loop circuit related to the operation of the predictor 8, which is the previous value predictor, is reduced, that is, the same A/ It is characterized by a loop circuit formed by cyclically connecting a subtracter receiving the D converter output, a quantizer, a first previous value predictor, a first adder, and a latch circuit in this order, and further , the latch circuit of this loop circuit is connected to the first adder via the second previous value predictor and the second adder sequentially, and the quantizer of this loop circuit is connected to the first predictor in common. and 2 for the third adder connected to the latch circuit.
A third predictor which is a dimension predictor and an adder 7 which is a delay
given to.
次いで、加算器7の出力、即ち新サンプルでの予測値を
◇+1とすればとなつて、この第2図の回路構成と前記
の第1図の回路構成とは、予測信号の予測値に関する限
り同一の条件を有することが理解できる。Next, if the output of the adder 7, that is, the predicted value at the new sample is ◇+1, then the circuit configuration in FIG. 2 and the circuit configuration in FIG. 1 described above are related to the predicted value of the predicted signal. It can be understood that the conditions are the same.
一方、第2図の回路構成のDPCM符号器では、前値予
測器である予測器8が、減算器2と量子化器3と予測器
8と加算器7とラツチ回路5とを順次循環的に接続して
なるループ回路にある。従つて、前記した第1図のルー
プ回路構成と比較すると、第2図のループ回路の回路構
成要素である金物の数量が少なく、且つ第1図のループ
回路構成要素と同等の金物を使用したループ回路である
ので、このループ回路の動作所要時間は第1図のループ
回路の場合より短縮する。なお、第2図のラツチ回路5
から予測器15を介して加算器16に至る回路も前値予
測器である予測器15を含んでいるが、この回路の動作
所要時間は前記ループ回路の所要時間より少ないことは
明らかである。第2図に示すDPCM符号器は、上記の
ようにして2次元予測の予測信号の予測値を設定するの
で、A/D変換器1に与えるサンプリング周波数を−:
9MHzより高い10.7MHzとしても安定した回路
動作となり、所期の目的を達成できる。On the other hand, in the DPCM encoder having the circuit configuration shown in FIG. It is in a loop circuit connected to. Therefore, compared to the loop circuit configuration of FIG. 1 described above, the amount of hardware that is the circuit component of the loop circuit of FIG. 2 is smaller, and the same hardware as the loop circuit components of FIG. 1 is used. Since it is a loop circuit, the operation time of this loop circuit is shorter than that of the loop circuit of FIG. Note that the latch circuit 5 in FIG.
The circuit from 1 to the adder 16 via the predictor 15 also includes the predictor 15, which is a previous value predictor, but it is clear that the operation time of this circuit is less than that of the loop circuit. The DPCM encoder shown in FIG. 2 sets the predicted value of the predicted signal for two-dimensional prediction as described above, so the sampling frequency given to the A/D converter 1 is -:
Even at 10.7 MHz, which is higher than 9 MHz, the circuit operates stably and the intended purpose can be achieved.
次に、本発明の第2の実施例であり、2次元予測の予測
信号の予測を、複数のラインである同一フイールド内の
前ラインと前々ラインの両方から予測値を決定するよう
にしたDPCM符号器について説明する。即ち、第3図
がこの実施例の回路構成を示すプロツク図であり、第3
図における予測器17、遅延回路18、加算器19以外
の回路構成要素である各々の金物と信号関係の入出力条
件は第2図と同様である。第3図では予測器10が前ラ
イン関係であり、予測器17が前々ライン関係であつて
、これらの予測信号の予測値決定要素が加算器19に与
えられ、加算器19の出力が加算器16に与えられる以
外は第2図の回路構成と同様の回路動作となる。従つて
、この実施例でも10.7MHzのサンプリング周波数
でも安定した回路動作をし、さらに、第2図のDPCM
符号器の場合よりも予測信号の予測値の設定を精度よく
することができる。以上説明のとおり本発明によれば、
2次元予測を採用したDPCM符号器の回路構成におけ
る前値予測器関係の回路動作所要時間が従来のDPCM
符号器の回路構成の場合と比較して短縮するので、カラ
ーテレビ映像信号入力をPCM符号化しビツト変換して
出力するDPCM符号器の性能が、従来のDPCM符号
器より向上したものとなる。Next, in the second embodiment of the present invention, the prediction signal of the two-dimensional prediction is determined by determining the predicted value from both the previous line and the line before the previous line in the same field, which is a plurality of lines. The DPCM encoder will be explained. That is, FIG. 3 is a block diagram showing the circuit configuration of this embodiment.
The input/output conditions of each hardware and signal relationship of the circuit components other than the predictor 17, delay circuit 18, and adder 19 in the figure are the same as in FIG. 2. In FIG. 3, the predictor 10 is related to the previous line, and the predictor 17 is related to the previous line, and the predicted value determining elements of these predicted signals are given to the adder 19, and the output of the adder 19 is added. The circuit operation is similar to that of the circuit configuration shown in FIG. 2 except that the signal is applied to the circuit 16. Therefore, even in this embodiment, the circuit operates stably even at a sampling frequency of 10.7 MHz, and furthermore, the DPCM shown in FIG.
The predicted value of the predicted signal can be set more accurately than in the case of an encoder. According to the present invention as explained above,
The time required for circuit operation related to the previous value predictor in the circuit configuration of a DPCM encoder that adopts two-dimensional prediction is the same as that of conventional DPCM.
Since the circuit configuration of the encoder is shortened compared to that of the encoder, the performance of the DPCM encoder that encodes the input color television video signal into PCM, performs bit conversion, and outputs the result is improved compared to the conventional DPCM encoder.
第1図は従来のDPCM符号器の回路構成を示すプロツ
ク図であり、第2図は本発明の第1実施例を示すプロツ
ク図、第3図は第2実施例を示すプロツク図である。
1・・・・・・A/D変換器、2・・・・・・減算器、
3・・・・・・量子化器、4・・・・・・ビツト変換器
、5・・・・・・ラツチ回路、6,7,16・・・・・
・加算器、8,10,15・・・・・・予測器、9・・
・・・・遅延回路、11・・・・・・映像信号入力端子
、12・・・・・・PCM信号出力端子、13・・・・
・・サンプリング信号入力端子、14・・・・・・ラツ
チ信号入力端子。FIG. 1 is a block diagram showing the circuit configuration of a conventional DPCM encoder, FIG. 2 is a block diagram showing a first embodiment of the present invention, and FIG. 3 is a block diagram showing a second embodiment. 1... A/D converter, 2... Subtractor,
3...Quantizer, 4...Bit converter, 5...Latch circuit, 6, 7, 16...
・Adder, 8, 10, 15... Predictor, 9...
...Delay circuit, 11...Video signal input terminal, 12...PCM signal output terminal, 13...
...Sampling signal input terminal, 14... Latch signal input terminal.
Claims (1)
M符号器において、映像信号およびサンプリング信号を
受けるA/D変換器と減算器と量子化器とビット変換器
とを順次接続してなる信号入出力系路と、前記量子化器
の出力を前記ビット変換器と共に受ける第1の前値予測
器および第3の加算器と、前記第1の前値予測器と第2
の加算器との各出力を受ける第1の加算器と、前記第3
の加算器の出力を受ける少なくとも1つの2次元予測器
と、前記2次元予測器の出力を受ける遅延回路と、前記
遅延回路による一定の遅延時間後の出力を受ける前記第
2の加算器と、前記第1の加算器の出力を受け且つ前記
サンプリング信号と同等のラッチ信号を受けるラッチ回
路と、前記ラッチ回路の出力を受ける前記減算器と前記
第3の加算器および第2の前値予測器である第2の予測
器と、前記第2の予測器の出力を受ける前記第2の加算
器とよりなるようにしたことを特徴とするDPCM符号
化回路。1 DPC related to transmission band compression of color television signals, etc.
In the M encoder, a signal input/output path is formed by sequentially connecting an A/D converter, a subtracter, a quantizer, and a bit converter that receive a video signal and a sampling signal, and a signal input/output path that connects the output of the quantizer to the a first prior value predictor and a third adder received together with a bit converter; said first prior value predictor and a second prior value predictor;
a first adder receiving each output from the adder;
at least one two-dimensional predictor that receives the output of the adder; a delay circuit that receives the output of the two-dimensional predictor; and the second adder that receives the output after a certain delay time by the delay circuit; a latch circuit that receives the output of the first adder and a latch signal equivalent to the sampling signal; the subtracter that receives the output of the latch circuit; the third adder; and a second previous value predictor. A DPCM encoding circuit comprising: a second predictor, and a second adder receiving an output of the second predictor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54059658A JPS5932951B2 (en) | 1979-05-17 | 1979-05-17 | DPCM encoding circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54059658A JPS5932951B2 (en) | 1979-05-17 | 1979-05-17 | DPCM encoding circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55151881A JPS55151881A (en) | 1980-11-26 |
JPS5932951B2 true JPS5932951B2 (en) | 1984-08-11 |
Family
ID=13119512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54059658A Expired JPS5932951B2 (en) | 1979-05-17 | 1979-05-17 | DPCM encoding circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5932951B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100459460C (en) * | 2001-11-27 | 2009-02-04 | 三星电子株式会社 | Data encoding and decoding method and device |
-
1979
- 1979-05-17 JP JP54059658A patent/JPS5932951B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS55151881A (en) | 1980-11-26 |
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