JPS5932230A - 発振コントロ−ル回路 - Google Patents
発振コントロ−ル回路Info
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- JPS5932230A JPS5932230A JP57141147A JP14114782A JPS5932230A JP S5932230 A JPS5932230 A JP S5932230A JP 57141147 A JP57141147 A JP 57141147A JP 14114782 A JP14114782 A JP 14114782A JP S5932230 A JPS5932230 A JP S5932230A
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- JP
- Japan
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- oscillation
- gate
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- capacitor
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L3/00—Starting of generators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マイクロコンピュータのような論理L S
工に迦した発振コントロール回路に関−J−る。
工に迦した発振コントロール回路に関−J−る。
マイクロコンピュータや工al使つrc K I”J4
.機前でeま、システムの動作クロック信号を作る1ζ
めに、水晶発振回路のような発振回路が使用芒れるっこ
のうち、’R”f VCML池曳源を使つ1こLEll
(大規模集積回路)においては、システムの待機状態に
おける消費m力を減らすために、LB1に設けられた所
定の外部端子から発振コントロール信号全供給して発振
回路の発振?止めて、システムの動作を停止場せること
が行わ1−する。
.機前でeま、システムの動作クロック信号を作る1ζ
めに、水晶発振回路のような発振回路が使用芒れるっこ
のうち、’R”f VCML池曳源を使つ1こLEll
(大規模集積回路)においては、システムの待機状態に
おける消費m力を減らすために、LB1に設けられた所
定の外部端子から発振コントロール信号全供給して発振
回路の発振?止めて、システムの動作を停止場せること
が行わ1−する。
この場合、LSI内部にデータを保持嘔ゼ゛た状態でシ
ステムゲ停止式せるには、1,8Iに框源酢圧全印加し
た−まま発振ケ止めてやる必槻がある。
ステムゲ停止式せるには、1,8Iに框源酢圧全印加し
た−まま発振ケ止めてやる必槻がある。
しかしながら、水晶振動・子のような発振子k mいた
発振回路では、発振停止状態からシスデム金1r4スタ
ートさせるべく発振回路ケ再起動させた時に、発振を開
始して〃\らある一定時間ケ経過する1では、発振動作
が極めて不安定となる。そのため、動作1り開時の小安
定な発JAQ信号がシステムに供給づれると、システム
が誤動作されるおそれがあった。
発振回路では、発振停止状態からシスデム金1r4スタ
ートさせるべく発振回路ケ再起動させた時に、発振を開
始して〃\らある一定時間ケ経過する1では、発振動作
が極めて不安定となる。そのため、動作1り開時の小安
定な発JAQ信号がシステムに供給づれると、システム
が誤動作されるおそれがあった。
この発明は、qtに内部に液晶駆〜b回路奮内蔵するよ
’) ;’J、L s工においては、一般に二液晶駆動
回路の電臨暇圧を安定(Lさせるために、液晶用砒つρ
端子?設けてこれにコンデンサ金接続するようにちれて
いることに着目し、LSI[lL伽\tlFが印加され
た寸ま発揚が停止場れ、次にシステムが再スタート場れ
る際に、発振回路からのクロックの供給を遅延はぜるた
めの遅延回路ケ構成するコンデンサとして、上記液晶駆
動回路の電源安定用のコンデン゛す゛を共用できるよう
に構成することによって、遅延用の外部端子を新たに設
けることなく、クロックのシステムへの供給紮遅らせて
、システムのPiミスタートにおける誤動作を防止する
こと奮1」的とする。
’) ;’J、L s工においては、一般に二液晶駆動
回路の電臨暇圧を安定(Lさせるために、液晶用砒つρ
端子?設けてこれにコンデンサ金接続するようにちれて
いることに着目し、LSI[lL伽\tlFが印加され
た寸ま発揚が停止場れ、次にシステムが再スタート場れ
る際に、発振回路からのクロックの供給を遅延はぜるた
めの遅延回路ケ構成するコンデンサとして、上記液晶駆
動回路の電源安定用のコンデン゛す゛を共用できるよう
に構成することによって、遅延用の外部端子を新たに設
けることなく、クロックのシステムへの供給紮遅らせて
、システムのPiミスタートにおける誤動作を防止する
こと奮1」的とする。
以下図面V(基づいてこの発明【説明する。
第1図は本づじ明に係る発振コントロール回路の一実施
例を示すものである。
例を示すものである。
図にお−て、1tよ水晶振動子のような発掘子r営む発
掘回路である。この発(肢回路1は、b8工の所定の外
部端子から供給される発振コントロール(a号PCVC
よって、発掘動作の開始および停止が行なわれるように
賂れているう 2は上記発振回路1の発振状態r検出するための発振検
出回路である。この発振検出回路2は、ANDゲー)G
t k弁して上8G発振回路1から出力され几発振信号
が入力されるようにさ/’している。
掘回路である。この発(肢回路1は、b8工の所定の外
部端子から供給される発振コントロール(a号PCVC
よって、発掘動作の開始および停止が行なわれるように
賂れているう 2は上記発振回路1の発振状態r検出するための発振検
出回路である。この発振検出回路2は、ANDゲー)G
t k弁して上8G発振回路1から出力され几発振信号
が入力されるようにさ/’している。
発イ辰イ8号が入って来ると、発掘検出回路2の出力が
ハイイベルに変化され、また発揚イ1号が入力をれなく
なると出力がロウレベルに変化される。逢゛して、この
発振検出回路2の出力がノ・イレベルになると、AND
ゲートG、が開かれて発振回路1から出力葛れたクロッ
クがシステム(OPU)に供給きれるように嘔れている
。
ハイイベルに変化され、また発揚イ1号が入力をれなく
なると出力がロウレベルに変化される。逢゛して、この
発振検出回路2の出力がノ・イレベルになると、AND
ゲートG、が開かれて発振回路1から出力葛れたクロッ
クがシステム(OPU)に供給きれるように嘔れている
。
3はLSIチップA内に設けられ几液晶駆動回路で、こ
の液晶駆動回路3は液晶用の1[ラインtから可1源の
供給7受けて、−LSl、外部に接続された液晶表示装
置44駆動する。上韻亀υVう・(ンtは、竹に制限式
れないが、bsI内に般りられた電源回路5から一2■
のようなX諒市用二が供給されるように烙れている。ま
た、このtll、蔚ラインtrtまLIE11外部の電
源用端子に接続さtL、この■枕源用端子には喝曽屯圧
を安定にするためのコンデンサCか外付は嘔nている。
の液晶駆動回路3は液晶用の1[ラインtから可1源の
供給7受けて、−LSl、外部に接続された液晶表示装
置44駆動する。上韻亀υVう・(ンtは、竹に制限式
れないが、bsI内に般りられた電源回路5から一2■
のようなX諒市用二が供給されるように烙れている。ま
た、このtll、蔚ラインtrtまLIE11外部の電
源用端子に接続さtL、この■枕源用端子には喝曽屯圧
を安定にするためのコンデンサCか外付は嘔nている。
上記電源ラインtは、前記発掘コントロール信号PcK
よってオン、オフされるpチャンネル形uO8’FFt
TQ+ によって、グランドレベル(()V)(7)よ
うなりlLt+9亀L1三v、)こ接Fi”T能に賂れ
又いる。
よってオン、オフされるpチャンネル形uO8’FFt
TQ+ によって、グランドレベル(()V)(7)よ
うなりlLt+9亀L1三v、)こ接Fi”T能に賂れ
又いる。
また、上記暁諒うイン乙の途中には、上記発数検出回路
20出力旧号およびこの旧号ケ反転するインバータ6の
出力・信号によってオン、オフサiするスイッチM O
日F FI T Q2 、 QBが設けられている。
20出力旧号およびこの旧号ケ反転するインバータ6の
出力・信号によってオン、オフサiするスイッチM O
日F FI T Q2 、 QBが設けられている。
セし−し、このMOS FIflTQx 、 Q、s
と)1t列に、上記発掘コントロール信号P、2によ
ってオン、オフさiするnチャンネル形MO日FKTQ
、4が設けられている。なお、MO8F凡TQ4は上記
MOBFFST’Q! 、Q、s に比べてオン抵抗が
大きくなるように形成場れている。
と)1t列に、上記発掘コントロール信号P、2によ
ってオン、オフさiするnチャンネル形MO日FKTQ
、4が設けられている。なお、MO8F凡TQ4は上記
MOBFFST’Q! 、Q、s に比べてオン抵抗が
大きくなるように形成場れている。
芒らに、上記電源ラインLにシュ、このラインのレベル
ヶ反転したレベルの信号忙形成するイン・(−夕7が接
続されでいる。このイン2(−夕7の出力は前記AND
ゲートti+の一方の入力端子に供給され、ゲー)(J
+ k開閉嘔ぜる。
ヶ反転したレベルの信号忙形成するイン・(−夕7が接
続されでいる。このイン2(−夕7の出力は前記AND
ゲートti+の一方の入力端子に供給され、ゲー)(J
+ k開閉嘔ぜる。
次に上記回路の動作ケ説明する。
外部から供給される発振コントロール信号P。
がハイレベルに嘔れて、発掘回路1が発振状態にされて
いるときは、PMOEIFF!TQ、がオフサれて市、
源ラインtは市、源■、圧V。と切り離ちれ、−2Vに
保持嘔れている。この1に源ラインtのロウレベル(−
2V)によって、インバータ7の出力がハイレベルにち
れてゲートG■が開かれ、発振回路10発揚信号が発振
検出回路2に入力嘔れている。発掘検出回路2は発揚信
号音検出して・・・fレベルの信号全出力する。この信
号によって、ANDゲートG2が開かれて、クロックが
システムに供給きれている。
いるときは、PMOEIFF!TQ、がオフサれて市、
源ラインtは市、源■、圧V。と切り離ちれ、−2Vに
保持嘔れている。この1に源ラインtのロウレベル(−
2V)によって、インバータ7の出力がハイレベルにち
れてゲートG■が開かれ、発振回路10発揚信号が発振
検出回路2に入力嘔れている。発掘検出回路2は発揚信
号音検出して・・・fレベルの信号全出力する。この信
号によって、ANDゲートG2が開かれて、クロックが
システムに供給きれている。
このきき、発揚検出回路2のノ・イレベルの信号によっ
て、MO8FKTQt 、Q3がオン状態にされて、
電源ラインtが低インピーダンスでつながれ、電源回路
5から液晶駆動回路3にIff、源FII 1.EC−
2V )が供給式れる。また、砒のラインtの外部端子
に接続されたコンデンサCは一2Vにチャージされてい
る。
て、MO8FKTQt 、Q3がオン状態にされて、
電源ラインtが低インピーダンスでつながれ、電源回路
5から液晶駆動回路3にIff、源FII 1.EC−
2V )が供給式れる。また、砒のラインtの外部端子
に接続されたコンデンサCは一2Vにチャージされてい
る。
この状態から、発掘コントロール信号PCがロウレベル
に変化式れると、AIJDゲート02が閉じられるとと
もに発振回路1の発掘動作が停止される。すると、発振
検出回路2の出力信号がハイレベルからロウレベルに変
化されて、MO8FF!TQ2 、Qsがオフされる。
に変化式れると、AIJDゲート02が閉じられるとと
もに発振回路1の発掘動作が停止される。すると、発振
検出回路2の出力信号がハイレベルからロウレベルに変
化されて、MO8FF!TQ2 、Qsがオフされる。
また、発振コントロール信号P。がロウレベルにQると
nMO8FETQ4がオフされる。これによって、Tr
L源ライうtがカントオフされて、液晶駆動回路3への
電源の供給が連Mされる。
nMO8FETQ4がオフされる。これによって、Tr
L源ライうtがカントオフされて、液晶駆動回路3への
電源の供給が連Mされる。
一方、pMO8F凹TQ、tfよ発掘コントロールイ目
号P。のロウレベルによってオン状態に8れるので、コ
ンデンサCにチャージ格ノ1ていた電荷がグランドに引
き抜かytて、電源ラインlはOVに逼れる。その之め
、液晶光示装置4への印加曳庄がゼロにされた状態でシ
ステムの動作が停止して、液晶の劣化が防止式れる。
号P。のロウレベルによってオン状態に8れるので、コ
ンデンサCにチャージ格ノ1ていた電荷がグランドに引
き抜かytて、電源ラインlはOVに逼れる。その之め
、液晶光示装置4への印加曳庄がゼロにされた状態でシ
ステムの動作が停止して、液晶の劣化が防止式れる。
なお、このとき、LB工には外部から@、源が印加され
ており、発振の停止によって、システムはスタンバイ状
態に入り、内部のデータtよ保持きれるようにされてい
る。
ており、発振の停止によって、システムはスタンバイ状
態に入り、内部のデータtよ保持きれるようにされてい
る。
次に、システム金再スタートさせるため、発振コントロ
ール信号P。がロウレベルからハイレベルに変化される
と、発振回路1が発揚動作全開始する。このとき、電源
ラインtは菫だハイレベル(OV)でインバータ7の出
力はロウレベルであるため、ANDゲート01が閉じら
れており、発振検出回路2へ発振信号が入力爆れない。
ール信号P。がロウレベルからハイレベルに変化される
と、発振回路1が発揚動作全開始する。このとき、電源
ラインtは菫だハイレベル(OV)でインバータ7の出
力はロウレベルであるため、ANDゲート01が閉じら
れており、発振検出回路2へ発振信号が入力爆れない。
−[の定め、発振検出回路2の出力はロウレベルの1ま
にでれて、ゲートG2が閉じられている。これによって
、システムへのクロックの供給が阻ILされる。
にでれて、ゲートG2が閉じられている。これによって
、システムへのクロックの供給が阻ILされる。
M’OB FBT Qt 、Qs もオフされている
。
。
しかしで、発振コントロール信号PCがハ・イ1/ベル
にされると、nMO8FF!TQ4がオン場i1て、こ
の高抵抗のMO8FfflTJ ’(j介して、電源回
路5からコンデンサCに対して徐hvr−IB、荷が供
給される。その結果、電源ラインtのレベルtま、MO
8FETQ4の抵抗値と外部端子のコンデンサCの容厳
とからなる遅延回路のa n時定縁によって決められる
ような速度で降下きれる。
にされると、nMO8FF!TQ4がオン場i1て、こ
の高抵抗のMO8FfflTJ ’(j介して、電源回
路5からコンデンサCに対して徐hvr−IB、荷が供
給される。その結果、電源ラインtのレベルtま、MO
8FETQ4の抵抗値と外部端子のコンデンサCの容厳
とからなる遅延回路のa n時定縁によって決められる
ような速度で降下きれる。
電源ラインtのレベルかD「定時間後に、インバータ7
の論理しきい航亀圧以下に下がると、インバータ7の出
力がハイレベルに反転ちれ、ゲートOIが開かil、て
、発振信号が発振検出回路2に人力6れる。するど、発
4辰検IJ、1回路2の出力がハイレベルに変化憾i1
て、ゲートGzが開かれ、発振回路1から出力名ノシ几
クロックがシステムに供給4れるようになる。
の論理しきい航亀圧以下に下がると、インバータ7の出
力がハイレベルに反転ちれ、ゲートOIが開かil、て
、発振信号が発振検出回路2に人力6れる。するど、発
4辰検IJ、1回路2の出力がハイレベルに変化憾i1
て、ゲートGzが開かれ、発振回路1から出力名ノシ几
クロックがシステムに供給4れるようになる。
従って、MOB FF!TQ4のオン抵抗とコンデンづ
C(7J苔鼠の太き場を爛当に設定することに」:す、
町7源ラインtの立下がvi遅らせて、発振開始後クロ
ンク供給開始筐での時間音ブC分に長くし、発振回路1
の発振開始直後の不安定な時期全経過してからクロック
金供組さ・ぜるようにすることができる。これによって
、システム再スタート時の異常なりロック信号による誤
動作が防止される。
C(7J苔鼠の太き場を爛当に設定することに」:す、
町7源ラインtの立下がvi遅らせて、発振開始後クロ
ンク供給開始筐での時間音ブC分に長くし、発振回路1
の発振開始直後の不安定な時期全経過してからクロック
金供組さ・ぜるようにすることができる。これによって
、システム再スタート時の異常なりロック信号による誤
動作が防止される。
しかも、上記実施例で?−J、、りr]ラック供給開始
を遅延芒せるための遅延回に115を4M成するコンデ
ンサとしで、液晶駆動回路の*、源用端子に接続をれる
LOD屯源安21すIJのコンデンサr共用するように
されでいる。そのため、発振コントロール回路のために
新たに遅延用コンデンサあるいは抵抗素子を接続する外
部端子を設ける必裂かない。これによって、l、SIの
ビン数ヶ節約丁イ)ことがu、l能となる。
を遅延芒せるための遅延回に115を4M成するコンデ
ンサとしで、液晶駆動回路の*、源用端子に接続をれる
LOD屯源安21すIJのコンデンサr共用するように
されでいる。そのため、発振コントロール回路のために
新たに遅延用コンデンサあるいは抵抗素子を接続する外
部端子を設ける必裂かない。これによって、l、SIの
ビン数ヶ節約丁イ)ことがu、l能となる。
なお、IJS Iには電源が投入芒れたときに、内部?
初期状純に股定芒せるためのりセラl−嬬子が股りられ
ている。そこで、このりナツト端子に接続され几コンデ
ンザ金使って、発振コントロール回路用の遅延回路ケ構
成することもできる。ところが、このリセット端子に接
続されたコンデンザ會使って遅延回路ケ構成すると、発
振停市時にリセット端子のコンデンザr放電し、起動の
際にコンデンサを充電し、起動の際にコンデンザ耐充嘔
させ皮とき罠、リセットがかりられてし7°まう。その
ため、LI8王内部のデータを保持した!を筐弁iJA
÷ケ止める場合には、リセットとスタンバイモード奮分
離する制瞬回路金追加しないかぎりリセット端子に接続
式れたコンデンサを使って発振コントロール回路用の遅
延回路を構J戊することができない。つ筐り、この発明
は、L8工に11詠紮印加したまま発振?停止場せるス
タンバイモードケ五丁るよりなIJBIに適用された場
合にその効果が最も大きい。
初期状純に股定芒せるためのりセラl−嬬子が股りられ
ている。そこで、このりナツト端子に接続され几コンデ
ンザ金使って、発振コントロール回路用の遅延回路ケ構
成することもできる。ところが、このリセット端子に接
続されたコンデンザ會使って遅延回路ケ構成すると、発
振停市時にリセット端子のコンデンザr放電し、起動の
際にコンデンサを充電し、起動の際にコンデンザ耐充嘔
させ皮とき罠、リセットがかりられてし7°まう。その
ため、LI8王内部のデータを保持した!を筐弁iJA
÷ケ止める場合には、リセットとスタンバイモード奮分
離する制瞬回路金追加しないかぎりリセット端子に接続
式れたコンデンサを使って発振コントロール回路用の遅
延回路を構J戊することができない。つ筐り、この発明
は、L8工に11詠紮印加したまま発振?停止場せるス
タンバイモードケ五丁るよりなIJBIに適用された場
合にその効果が最も大きい。
以上説明した。しうに、本発明によttit、遅延用の
コンデンサ等をノシ続1゛るタ1部端−Fヶ新たに股り
ることなく、クロックのシステムへの供?、3 k遅ら
、ヒて、シスデム内スター ト時におりる小安定な発振
(Kヒづによるシステムの誤動作を防止することができ
る。
コンデンサ等をノシ続1゛るタ1部端−Fヶ新たに股り
ることなく、クロックのシステムへの供?、3 k遅ら
、ヒて、シスデム内スター ト時におりる小安定な発振
(Kヒづによるシステムの誤動作を防止することができ
る。
第1−図tユ木発明に係る発11bi :Iントロール
回路の一実施例を示−ノー回路図である。 1・・・発JJJl!回路、4・・・液晶&jj<装置
、(12・・・ゲート回h”h 、P C・・発(b4
コント(コール信号。 代11Ji人 弁理士 助 111 利 噂″第
1 図 / 19 一
回路の一実施例を示−ノー回路図である。 1・・・発JJJl!回路、4・・・液晶&jj<装置
、(12・・・ゲート回h”h 、P C・・発(b4
コント(コール信号。 代11Ji人 弁理士 助 111 利 噂″第
1 図 / 19 一
Claims (1)
- 発振子金倉み、発振コントーロール信号によって発振状
態またf”L発振停止状態にされる発振1川路と、該発
振回路からのりaツク音システムに供給し、または遮1
tiltさせるためのゲート回路と全備え、既設の外部
端子に接続されたコンデンザ金用いて遅延回路が形成芒
れ、この遅延(+jJ路からの#妙1ぎ号に基づいで上
i己ゲー ト回路?開閉させるは一号が形成されるよう
にされてなることケ’Its?(、!:する発振コント
ロール回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57141147A JPS5932230A (ja) | 1982-08-16 | 1982-08-16 | 発振コントロ−ル回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57141147A JPS5932230A (ja) | 1982-08-16 | 1982-08-16 | 発振コントロ−ル回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5932230A true JPS5932230A (ja) | 1984-02-21 |
Family
ID=15285240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57141147A Pending JPS5932230A (ja) | 1982-08-16 | 1982-08-16 | 発振コントロ−ル回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5932230A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61114325A (ja) * | 1984-11-08 | 1986-06-02 | Seiko Epson Corp | タイミング信号制御装置 |
JPS61112460U (ja) * | 1984-12-22 | 1986-07-16 | ||
JPS62239617A (ja) * | 1986-04-09 | 1987-10-20 | Nec Corp | セシウム原子発振器 |
JPS6454955U (ja) * | 1987-09-29 | 1989-04-05 | ||
JPH0732114A (ja) * | 1993-07-20 | 1995-02-03 | Toshiba Corp | ダイカスト機のプランジャ |
-
1982
- 1982-08-16 JP JP57141147A patent/JPS5932230A/ja active Pending
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