JPS5932230A - 発振コントロ−ル回路 - Google Patents
発振コントロ−ル回路Info
- Publication number
- JPS5932230A JPS5932230A JP57141147A JP14114782A JPS5932230A JP S5932230 A JPS5932230 A JP S5932230A JP 57141147 A JP57141147 A JP 57141147A JP 14114782 A JP14114782 A JP 14114782A JP S5932230 A JPS5932230 A JP S5932230A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- oscillation
- gate
- level
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 62
- 239000003990 capacitor Substances 0.000 claims abstract description 22
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 14
- 230000007257 malfunction Effects 0.000 abstract description 5
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 12
- 238000009412 basement excavation Methods 0.000 description 10
- 239000013078 crystal Substances 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 230000008673 vomiting Effects 0.000 description 2
- -1 -LS1 Substances 0.000 description 1
- 235000017166 Bambusa arundinacea Nutrition 0.000 description 1
- 235000017491 Bambusa tulda Nutrition 0.000 description 1
- 241001330002 Bambuseae Species 0.000 description 1
- 235000015334 Phyllostachys viridis Nutrition 0.000 description 1
- 241000270708 Testudinidae Species 0.000 description 1
- 206010047700 Vomiting Diseases 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000011425 bamboo Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 210000004916 vomit Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L3/00—Starting of generators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マイクロコンピュータのような論理Ｌ Ｓ
工に迦した発振コントロール回路に関−Ｊ−る。
工に迦した発振コントロール回路に関−Ｊ−る。
マイクロコンピュータや工ａｌ使つｒｃ Ｋ Ｉ”Ｊ４
．機前でｅま、システムの動作クロック信号を作る１ζ
めに、水晶発振回路のような発振回路が使用芒れるっこ
のうち、’Ｒ”ｆ ＶＣＭＬ池曳源を使つ１こＬＥｌｌ
（大規模集積回路）においては、システムの待機状態に
おける消費ｍ力を減らすために、ＬＢ１に設けられた所
定の外部端子から発振コントロール信号全供給して発振
回路の発振？止めて、システムの動作を停止場せること
が行わ１−する。
．機前でｅま、システムの動作クロック信号を作る１ζ
めに、水晶発振回路のような発振回路が使用芒れるっこ
のうち、’Ｒ”ｆ ＶＣＭＬ池曳源を使つ１こＬＥｌｌ
（大規模集積回路）においては、システムの待機状態に
おける消費ｍ力を減らすために、ＬＢ１に設けられた所
定の外部端子から発振コントロール信号全供給して発振
回路の発振？止めて、システムの動作を停止場せること
が行わ１−する。
この場合、ＬＳＩ内部にデータを保持嘔ゼ゛た状態でシ
ステムゲ停止式せるには、１，８Ｉに框源酢圧全印加し
た−まま発振ケ止めてやる必槻がある。
ステムゲ停止式せるには、１，８Ｉに框源酢圧全印加し
た−まま発振ケ止めてやる必槻がある。
しかしながら、水晶振動・子のような発振子ｋ ｍいた
発振回路では、発振停止状態からシスデム金１ｒ４スタ
ートさせるべく発振回路ケ再起動させた時に、発振を開
始して〃＼らある一定時間ケ経過する１では、発振動作
が極めて不安定となる。そのため、動作１り開時の小安
定な発ＪＡＱ信号がシステムに供給づれると、システム
が誤動作されるおそれがあった。
発振回路では、発振停止状態からシスデム金１ｒ４スタ
ートさせるべく発振回路ケ再起動させた時に、発振を開
始して〃＼らある一定時間ケ経過する１では、発振動作
が極めて不安定となる。そのため、動作１り開時の小安
定な発ＪＡＱ信号がシステムに供給づれると、システム
が誤動作されるおそれがあった。
この発明は、ｑｔに内部に液晶駆〜ｂ回路奮内蔵するよ
’） ；’Ｊ、Ｌ ｓ工においては、一般に二液晶駆動
回路の電臨暇圧を安定（Ｌさせるために、液晶用砒つρ
端子？設けてこれにコンデンサ金接続するようにちれて
いることに着目し、ＬＳＩ［ｌＬ伽＼ｔｌＦが印加され
た寸ま発揚が停止場れ、次にシステムが再スタート場れ
る際に、発振回路からのクロックの供給を遅延はぜるた
めの遅延回路ケ構成するコンデンサとして、上記液晶駆
動回路の電源安定用のコンデン゛す゛を共用できるよう
に構成することによって、遅延用の外部端子を新たに設
けることなく、クロックのシステムへの供給紮遅らせて
、システムのＰｉミスタートにおける誤動作を防止する
こと奮１」的とする。
’） ；’Ｊ、Ｌ ｓ工においては、一般に二液晶駆動
回路の電臨暇圧を安定（Ｌさせるために、液晶用砒つρ
端子？設けてこれにコンデンサ金接続するようにちれて
いることに着目し、ＬＳＩ［ｌＬ伽＼ｔｌＦが印加され
た寸ま発揚が停止場れ、次にシステムが再スタート場れ
る際に、発振回路からのクロックの供給を遅延はぜるた
めの遅延回路ケ構成するコンデンサとして、上記液晶駆
動回路の電源安定用のコンデン゛す゛を共用できるよう
に構成することによって、遅延用の外部端子を新たに設
けることなく、クロックのシステムへの供給紮遅らせて
、システムのＰｉミスタートにおける誤動作を防止する
こと奮１」的とする。
以下図面Ｖ（基づいてこの発明【説明する。
第１図は本づじ明に係る発振コントロール回路の一実施
例を示すものである。
例を示すものである。
図にお−て、１ｔよ水晶振動子のような発掘子ｒ営む発
掘回路である。この発（肢回路１は、ｂ８工の所定の外
部端子から供給される発振コントロール（ａ号ＰＣＶＣ
よって、発掘動作の開始および停止が行なわれるように
賂れているう ２は上記発振回路１の発振状態ｒ検出するための発振検
出回路である。この発振検出回路２は、ＡＮＤゲー）Ｇ
ｔ ｋ弁して上８Ｇ発振回路１から出力され几発振信号
が入力されるようにさ／’している。
掘回路である。この発（肢回路１は、ｂ８工の所定の外
部端子から供給される発振コントロール（ａ号ＰＣＶＣ
よって、発掘動作の開始および停止が行なわれるように
賂れているう ２は上記発振回路１の発振状態ｒ検出するための発振検
出回路である。この発振検出回路２は、ＡＮＤゲー）Ｇ
ｔ ｋ弁して上８Ｇ発振回路１から出力され几発振信号
が入力されるようにさ／’している。
発イ辰イ８号が入って来ると、発掘検出回路２の出力が
ハイイベルに変化され、また発揚イ１号が入力をれなく
なると出力がロウレベルに変化される。逢゛して、この
発振検出回路２の出力がノ・イレベルになると、ＡＮＤ
ゲートＧ、が開かれて発振回路１から出力葛れたクロッ
クがシステム（ＯＰＵ）に供給きれるように嘔れている
。
ハイイベルに変化され、また発揚イ１号が入力をれなく
なると出力がロウレベルに変化される。逢゛して、この
発振検出回路２の出力がノ・イレベルになると、ＡＮＤ
ゲートＧ、が開かれて発振回路１から出力葛れたクロッ
クがシステム（ＯＰＵ）に供給きれるように嘔れている
。
３はＬＳＩチップＡ内に設けられ几液晶駆動回路で、こ
の液晶駆動回路３は液晶用の１［ラインｔから可１源の
供給７受けて、−ＬＳｌ、外部に接続された液晶表示装
置４４駆動する。上韻亀υＶう・（ンｔは、竹に制限式
れないが、ｂｓＩ内に般りられた電源回路５から一２■
のようなＸ諒市用二が供給されるように烙れている。ま
た、このｔｌｌ、蔚ラインｔｒｔまＬＩＥ１１外部の電
源用端子に接続さｔＬ、この■枕源用端子には喝曽屯圧
を安定にするためのコンデンサＣか外付は嘔ｎている。
の液晶駆動回路３は液晶用の１［ラインｔから可１源の
供給７受けて、−ＬＳｌ、外部に接続された液晶表示装
置４４駆動する。上韻亀υＶう・（ンｔは、竹に制限式
れないが、ｂｓＩ内に般りられた電源回路５から一２■
のようなＸ諒市用二が供給されるように烙れている。ま
た、このｔｌｌ、蔚ラインｔｒｔまＬＩＥ１１外部の電
源用端子に接続さｔＬ、この■枕源用端子には喝曽屯圧
を安定にするためのコンデンサＣか外付は嘔ｎている。
上記電源ラインｔは、前記発掘コントロール信号ＰｃＫ
よってオン、オフされるｐチャンネル形ｕＯ８’ＦＦｔ
ＴＱ＋ によって、グランドレベル（（）Ｖ）（７）よ
うなりｌＬｔ＋９亀Ｌ１三ｖ、）こ接Ｆｉ”Ｔ能に賂れ
又いる。
よってオン、オフされるｐチャンネル形ｕＯ８’ＦＦｔ
ＴＱ＋ によって、グランドレベル（（）Ｖ）（７）よ
うなりｌＬｔ＋９亀Ｌ１三ｖ、）こ接Ｆｉ”Ｔ能に賂れ
又いる。
また、上記暁諒うイン乙の途中には、上記発数検出回路
２０出力旧号およびこの旧号ケ反転するインバータ６の
出力・信号によってオン、オフサｉするスイッチＭ Ｏ
日Ｆ ＦＩ Ｔ Ｑ２ 、 ＱＢが設けられている。
２０出力旧号およびこの旧号ケ反転するインバータ６の
出力・信号によってオン、オフサｉするスイッチＭ Ｏ
日Ｆ ＦＩ Ｔ Ｑ２ 、 ＱＢが設けられている。
セし−し、このＭＯＳ ＦＩｆｌＴＱｘ 、 Ｑ、ｓ
と）１ｔ列に、上記発掘コントロール信号Ｐ、２によ
ってオン、オフさｉするｎチャンネル形ＭＯ日ＦＫＴＱ
、４が設けられている。なお、ＭＯ８Ｆ凡ＴＱ４は上記
ＭＯＢＦＦＳＴ’Ｑ！ 、Ｑ、ｓ に比べてオン抵抗が
大きくなるように形成場れている。
と）１ｔ列に、上記発掘コントロール信号Ｐ、２によ
ってオン、オフさｉするｎチャンネル形ＭＯ日ＦＫＴＱ
、４が設けられている。なお、ＭＯ８Ｆ凡ＴＱ４は上記
ＭＯＢＦＦＳＴ’Ｑ！ 、Ｑ、ｓ に比べてオン抵抗が
大きくなるように形成場れている。
芒らに、上記電源ラインＬにシュ、このラインのレベル
ヶ反転したレベルの信号忙形成するイン・（−夕７が接
続されでいる。このイン２（−夕７の出力は前記ＡＮＤ
ゲートｔｉ＋の一方の入力端子に供給され、ゲー）（Ｊ
＋ ｋ開閉嘔ぜる。
ヶ反転したレベルの信号忙形成するイン・（−夕７が接
続されでいる。このイン２（−夕７の出力は前記ＡＮＤ
ゲートｔｉ＋の一方の入力端子に供給され、ゲー）（Ｊ
＋ ｋ開閉嘔ぜる。
次に上記回路の動作ケ説明する。
外部から供給される発振コントロール信号Ｐ。
がハイレベルに嘔れて、発掘回路１が発振状態にされて
いるときは、ＰＭＯＥＩＦＦ！ＴＱ、がオフサれて市、
源ラインｔは市、源■、圧Ｖ。と切り離ちれ、−２Ｖに
保持嘔れている。この１に源ラインｔのロウレベル（−
２Ｖ）によって、インバータ７の出力がハイレベルにち
れてゲートＧ■が開かれ、発振回路１０発揚信号が発振
検出回路２に入力嘔れている。発掘検出回路２は発揚信
号音検出して・・・ｆレベルの信号全出力する。この信
号によって、ＡＮＤゲートＧ２が開かれて、クロックが
システムに供給きれている。
いるときは、ＰＭＯＥＩＦＦ！ＴＱ、がオフサれて市、
源ラインｔは市、源■、圧Ｖ。と切り離ちれ、−２Ｖに
保持嘔れている。この１に源ラインｔのロウレベル（−
２Ｖ）によって、インバータ７の出力がハイレベルにち
れてゲートＧ■が開かれ、発振回路１０発揚信号が発振
検出回路２に入力嘔れている。発掘検出回路２は発揚信
号音検出して・・・ｆレベルの信号全出力する。この信
号によって、ＡＮＤゲートＧ２が開かれて、クロックが
システムに供給きれている。
このきき、発揚検出回路２のノ・イレベルの信号によっ
て、ＭＯ８ＦＫＴＱｔ 、Ｑ３がオン状態にされて、
電源ラインｔが低インピーダンスでつながれ、電源回路
５から液晶駆動回路３にＩｆｆ、源ＦＩＩ １．ＥＣ−
２Ｖ ）が供給式れる。また、砒のラインｔの外部端子
に接続されたコンデンサＣは一２Ｖにチャージされてい
る。
て、ＭＯ８ＦＫＴＱｔ 、Ｑ３がオン状態にされて、
電源ラインｔが低インピーダンスでつながれ、電源回路
５から液晶駆動回路３にＩｆｆ、源ＦＩＩ １．ＥＣ−
２Ｖ ）が供給式れる。また、砒のラインｔの外部端子
に接続されたコンデンサＣは一２Ｖにチャージされてい
る。
この状態から、発掘コントロール信号ＰＣがロウレベル
に変化式れると、ＡＩＪＤゲート０２が閉じられるとと
もに発振回路１の発掘動作が停止される。すると、発振
検出回路２の出力信号がハイレベルからロウレベルに変
化されて、ＭＯ８ＦＦ！ＴＱ２ 、Ｑｓがオフされる。
に変化式れると、ＡＩＪＤゲート０２が閉じられるとと
もに発振回路１の発掘動作が停止される。すると、発振
検出回路２の出力信号がハイレベルからロウレベルに変
化されて、ＭＯ８ＦＦ！ＴＱ２ 、Ｑｓがオフされる。
また、発振コントロール信号Ｐ。がロウレベルにＱると
ｎＭＯ８ＦＥＴＱ４がオフされる。これによって、Ｔｒ
Ｌ源ライうｔがカントオフされて、液晶駆動回路３への
電源の供給が連Ｍされる。
ｎＭＯ８ＦＥＴＱ４がオフされる。これによって、Ｔｒ
Ｌ源ライうｔがカントオフされて、液晶駆動回路３への
電源の供給が連Ｍされる。
一方、ｐＭＯ８Ｆ凹ＴＱ、ｔｆよ発掘コントロールイ目
号Ｐ。のロウレベルによってオン状態に８れるので、コ
ンデンサＣにチャージ格ノ１ていた電荷がグランドに引
き抜かｙｔて、電源ラインｌはＯＶに逼れる。その之め
、液晶光示装置４への印加曳庄がゼロにされた状態でシ
ステムの動作が停止して、液晶の劣化が防止式れる。
号Ｐ。のロウレベルによってオン状態に８れるので、コ
ンデンサＣにチャージ格ノ１ていた電荷がグランドに引
き抜かｙｔて、電源ラインｌはＯＶに逼れる。その之め
、液晶光示装置４への印加曳庄がゼロにされた状態でシ
ステムの動作が停止して、液晶の劣化が防止式れる。
なお、このとき、ＬＢ工には外部から＠、源が印加され
ており、発振の停止によって、システムはスタンバイ状
態に入り、内部のデータｔよ保持きれるようにされてい
る。
ており、発振の停止によって、システムはスタンバイ状
態に入り、内部のデータｔよ保持きれるようにされてい
る。
次に、システム金再スタートさせるため、発振コントロ
ール信号Ｐ。がロウレベルからハイレベルに変化される
と、発振回路１が発揚動作全開始する。このとき、電源
ラインｔは菫だハイレベル（ＯＶ）でインバータ７の出
力はロウレベルであるため、ＡＮＤゲート０１が閉じら
れており、発振検出回路２へ発振信号が入力爆れない。
ール信号Ｐ。がロウレベルからハイレベルに変化される
と、発振回路１が発揚動作全開始する。このとき、電源
ラインｔは菫だハイレベル（ＯＶ）でインバータ７の出
力はロウレベルであるため、ＡＮＤゲート０１が閉じら
れており、発振検出回路２へ発振信号が入力爆れない。
−［の定め、発振検出回路２の出力はロウレベルの１ま
にでれて、ゲートＧ２が閉じられている。これによって
、システムへのクロックの供給が阻ＩＬされる。
にでれて、ゲートＧ２が閉じられている。これによって
、システムへのクロックの供給が阻ＩＬされる。
Ｍ’ＯＢ ＦＢＴ Ｑｔ 、Ｑｓ もオフされている
。
。
しかしで、発振コントロール信号ＰＣがハ・イ１／ベル
にされると、ｎＭＯ８ＦＦ！ＴＱ４がオン場ｉ１て、こ
の高抵抗のＭＯ８ＦｆｆｌＴＪ ’（ｊ介して、電源回
路５からコンデンサＣに対して徐ｈｖｒ−ＩＢ、荷が供
給される。その結果、電源ラインｔのレベルｔま、ＭＯ
８ＦＥＴＱ４の抵抗値と外部端子のコンデンサＣの容厳
とからなる遅延回路のａ ｎ時定縁によって決められる
ような速度で降下きれる。
にされると、ｎＭＯ８ＦＦ！ＴＱ４がオン場ｉ１て、こ
の高抵抗のＭＯ８ＦｆｆｌＴＪ ’（ｊ介して、電源回
路５からコンデンサＣに対して徐ｈｖｒ−ＩＢ、荷が供
給される。その結果、電源ラインｔのレベルｔま、ＭＯ
８ＦＥＴＱ４の抵抗値と外部端子のコンデンサＣの容厳
とからなる遅延回路のａ ｎ時定縁によって決められる
ような速度で降下きれる。
電源ラインｔのレベルかＤ「定時間後に、インバータ７
の論理しきい航亀圧以下に下がると、インバータ７の出
力がハイレベルに反転ちれ、ゲートＯＩが開かｉｌ、て
、発振信号が発振検出回路２に人力６れる。するど、発
４辰検ＩＪ、１回路２の出力がハイレベルに変化憾ｉ１
て、ゲートＧｚが開かれ、発振回路１から出力名ノシ几
クロックがシステムに供給４れるようになる。
の論理しきい航亀圧以下に下がると、インバータ７の出
力がハイレベルに反転ちれ、ゲートＯＩが開かｉｌ、て
、発振信号が発振検出回路２に人力６れる。するど、発
４辰検ＩＪ、１回路２の出力がハイレベルに変化憾ｉ１
て、ゲートＧｚが開かれ、発振回路１から出力名ノシ几
クロックがシステムに供給４れるようになる。
従って、ＭＯＢ ＦＦ！ＴＱ４のオン抵抗とコンデンづ
Ｃ（７Ｊ苔鼠の太き場を爛当に設定することに」：す、
町７源ラインｔの立下がｖｉ遅らせて、発振開始後クロ
ンク供給開始筐での時間音ブＣ分に長くし、発振回路１
の発振開始直後の不安定な時期全経過してからクロック
金供組さ・ぜるようにすることができる。これによって
、システム再スタート時の異常なりロック信号による誤
動作が防止される。
Ｃ（７Ｊ苔鼠の太き場を爛当に設定することに」：す、
町７源ラインｔの立下がｖｉ遅らせて、発振開始後クロ
ンク供給開始筐での時間音ブＣ分に長くし、発振回路１
の発振開始直後の不安定な時期全経過してからクロック
金供組さ・ぜるようにすることができる。これによって
、システム再スタート時の異常なりロック信号による誤
動作が防止される。
しかも、上記実施例で？−Ｊ、、りｒ］ラック供給開始
を遅延芒せるための遅延回に１１５を４Ｍ成するコンデ
ンサとしで、液晶駆動回路の＊、源用端子に接続をれる
ＬＯＤ屯源安２１すＩＪのコンデンサｒ共用するように
されでいる。そのため、発振コントロール回路のために
新たに遅延用コンデンサあるいは抵抗素子を接続する外
部端子を設ける必裂かない。これによって、ｌ、ＳＩの
ビン数ヶ節約丁イ）ことがｕ、ｌ能となる。
を遅延芒せるための遅延回に１１５を４Ｍ成するコンデ
ンサとしで、液晶駆動回路の＊、源用端子に接続をれる
ＬＯＤ屯源安２１すＩＪのコンデンサｒ共用するように
されでいる。そのため、発振コントロール回路のために
新たに遅延用コンデンサあるいは抵抗素子を接続する外
部端子を設ける必裂かない。これによって、ｌ、ＳＩの
ビン数ヶ節約丁イ）ことがｕ、ｌ能となる。
なお、ＩＪＳ Ｉには電源が投入芒れたときに、内部？
初期状純に股定芒せるためのりセラｌ−嬬子が股りられ
ている。そこで、このりナツト端子に接続され几コンデ
ンザ金使って、発振コントロール回路用の遅延回路ケ構
成することもできる。ところが、このリセット端子に接
続されたコンデンザ會使って遅延回路ケ構成すると、発
振停市時にリセット端子のコンデンザｒ放電し、起動の
際にコンデンサを充電し、起動の際にコンデンザ耐充嘔
させ皮とき罠、リセットがかりられてし７°まう。その
ため、ＬＩ８王内部のデータを保持した！を筐弁ｉＪＡ
÷ケ止める場合には、リセットとスタンバイモード奮分
離する制瞬回路金追加しないかぎりリセット端子に接続
式れたコンデンサを使って発振コントロール回路用の遅
延回路を構Ｊ戊することができない。つ筐り、この発明
は、Ｌ８工に１１詠紮印加したまま発振？停止場せるス
タンバイモードケ五丁るよりなＩＪＢＩに適用された場
合にその効果が最も大きい。
初期状純に股定芒せるためのりセラｌ−嬬子が股りられ
ている。そこで、このりナツト端子に接続され几コンデ
ンザ金使って、発振コントロール回路用の遅延回路ケ構
成することもできる。ところが、このリセット端子に接
続されたコンデンザ會使って遅延回路ケ構成すると、発
振停市時にリセット端子のコンデンザｒ放電し、起動の
際にコンデンサを充電し、起動の際にコンデンザ耐充嘔
させ皮とき罠、リセットがかりられてし７°まう。その
ため、ＬＩ８王内部のデータを保持した！を筐弁ｉＪＡ
÷ケ止める場合には、リセットとスタンバイモード奮分
離する制瞬回路金追加しないかぎりリセット端子に接続
式れたコンデンサを使って発振コントロール回路用の遅
延回路を構Ｊ戊することができない。つ筐り、この発明
は、Ｌ８工に１１詠紮印加したまま発振？停止場せるス
タンバイモードケ五丁るよりなＩＪＢＩに適用された場
合にその効果が最も大きい。
以上説明した。しうに、本発明によｔｔｉｔ、遅延用の
コンデンサ等をノシ続１゛るタ１部端−Ｆヶ新たに股り
ることなく、クロックのシステムへの供？、３ ｋ遅ら
、ヒて、シスデム内スター ト時におりる小安定な発振
（Ｋヒづによるシステムの誤動作を防止することができ
る。
コンデンサ等をノシ続１゛るタ１部端−Ｆヶ新たに股り
ることなく、クロックのシステムへの供？、３ ｋ遅ら
、ヒて、シスデム内スター ト時におりる小安定な発振
（Ｋヒづによるシステムの誤動作を防止することができ
る。
第１−図ｔユ木発明に係る発１１ｂｉ ：Ｉントロール
回路の一実施例を示−ノー回路図である。 １・・・発ＪＪＪｌ！回路、４・・・液晶＆ｊｊ＜装置
、（１２・・・ゲート回ｈ”ｈ 、Ｐ Ｃ・・発（ｂ４
コント（コール信号。 代１１Ｊｉ人 弁理士 助 １１１ 利 噂″第
１ 図 ／ １９ 一
回路の一実施例を示−ノー回路図である。 １・・・発ＪＪＪｌ！回路、４・・・液晶＆ｊｊ＜装置
、（１２・・・ゲート回ｈ”ｈ 、Ｐ Ｃ・・発（ｂ４
コント（コール信号。 代１１Ｊｉ人 弁理士 助 １１１ 利 噂″第
１ 図 ／ １９ 一
Claims (1)
- 発振子金倉み、発振コントーロール信号によって発振状
態またｆ”Ｌ発振停止状態にされる発振１川路と、該発
振回路からのりａツク音システムに供給し、または遮１
ｔｉｌｔさせるためのゲート回路と全備え、既設の外部
端子に接続されたコンデンザ金用いて遅延回路が形成芒
れ、この遅延（＋ｊＪ路からの＃妙１ぎ号に基づいで上
ｉ己ゲー ト回路？開閉させるは一号が形成されるよう
にされてなることケ’Ｉｔｓ？（、！：する発振コント
ロール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141147A JPS5932230A (ja) | 1982-08-16 | 1982-08-16 | 発振コントロ−ル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57141147A JPS5932230A (ja) | 1982-08-16 | 1982-08-16 | 発振コントロ−ル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5932230A true JPS5932230A (ja) | 1984-02-21 |
Family
ID=15285240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57141147A Pending JPS5932230A (ja) | 1982-08-16 | 1982-08-16 | 発振コントロ−ル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932230A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114325A (ja) * | 1984-11-08 | 1986-06-02 | Seiko Epson Corp | タイミング信号制御装置 |
| JPS61112460U (ja) * | 1984-12-22 | 1986-07-16 | ||
| JPS62239617A (ja) * | 1986-04-09 | 1987-10-20 | Nec Corp | セシウム原子発振器 |
| JPS6454955U (ja) * | 1987-09-29 | 1989-04-05 | ||
| JPH0732114A (ja) * | 1993-07-20 | 1995-02-03 | Toshiba Corp | ダイカスト機のプランジャ |
-
1982
- 1982-08-16 JP JP57141147A patent/JPS5932230A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114325A (ja) * | 1984-11-08 | 1986-06-02 | Seiko Epson Corp | タイミング信号制御装置 |
| JPS61112460U (ja) * | 1984-12-22 | 1986-07-16 | ||
| JPS62239617A (ja) * | 1986-04-09 | 1987-10-20 | Nec Corp | セシウム原子発振器 |
| JPS6454955U (ja) * | 1987-09-29 | 1989-04-05 | ||
| JPH0732114A (ja) * | 1993-07-20 | 1995-02-03 | Toshiba Corp | ダイカスト機のプランジャ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8010819B2 (en) | Microcontroller unit (MCU) with power saving mode | |
| US7373533B2 (en) | Programmable I/O cell capable of holding its state in power-down mode | |
| JP2003015787A (ja) | 非活動状態時の電力低減のために、走査に基づいて状態を保存及び復元する方法及びシステム | |
| WO1996038913A1 (en) | Voltage controlled oscillator including voltage controlled delay circuit with power supply noise isolation | |
| JPS5827525B2 (ja) | リセツト回路付きマイクロプロセツサ | |
| US5721887A (en) | Microcomputer including a circuit for generating a reset signal when the supply voltage is below a threshold level | |
| JPS5932230A (ja) | 発振コントロ−ル回路 | |
| EP0785626B1 (en) | Auto-clear circuit and integrated circuit including auto-clear circuit | |
| JPS6242418B2 (ja) | ||
| EP0090330B1 (en) | Arithmetic operation apparatus using solar cells | |
| JP3801247B2 (ja) | 電気装置再起動回路 | |
| US6900701B2 (en) | Automatic detection, selection and configuration of clock oscillator circuitry | |
| JPS5850803A (ja) | 発振回路 | |
| JP2776093B2 (ja) | リセット回路 | |
| JP2011151723A (ja) | 電子回路 | |
| JPH0223703A (ja) | 発振制御回路 | |
| JP2544224Y2 (ja) | マイクロコンピュータの時定数設定回路 | |
| JPH05303440A (ja) | デジタル回路のリセット制御装置 | |
| JPH11186849A (ja) | 発振回路 | |
| JP2552316B2 (ja) | Ｃｍｏｓ半導体集積回路 | |
| JP2534910Y2 (ja) | ディジタル装置の保護回路 | |
| JPH083067Y2 (ja) | 電源制御装置 | |
| JPS6140630A (ja) | マイクロコンピユータ用のクロツクを制御する方法及び回路 | |
| JPH051994Y2 (ja) | ||
| JPS6024969B2 (ja) | 電子機器 |