JPS5931156B2 - electronic equipment - Google Patents

Description

【発明の詳細な説明】 本発明は不揮発性メモリを用いた電子装置に関するもの
で、さらに詳しくいえば、不揮発性メモリを電子装置に
使用するときの応用に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an electronic device using a non-volatile memory, and more particularly, to an application of a non-volatile memory to an electronic device.

半導体不揮発性メモリには種々の物理現象が利用された
ものがある。Some semiconductor nonvolatile memories utilize various physical phenomena.

この種のメモリの一例としてＭＮＯＳ型メモリトランジ
スタを第１図に示し説明すると、図においてＰは半導体
基板で、この半導体基板Ｐに形成されたソースｓおよび
ドレインＤに跨がるように非常にうすいシリコン酸化膜
Ｏ（２０Ａ程度）を設け、このシリコン酸化膜ｏの上に
シリコン窒化膜Ｎを装着し、さらにこの上にアルミ（ゲ
ート電極）Ｇをつける、いわゆるＭＮＯＳ型メモリはト
ンネル現象を用いている。これは、ゲート電極Ｇと半導
体基板Ｐ間に電圧を印加することにより、シリコン酸化
膜０−シリコン窒化膜Ｎ間のトラップに電荷を出したり
、入れたりしてトランジスタの閾値を変化させ、消去、
書き込みに対応させるものである。第７図ａにトランジ
スタのゲート電圧を変化させたときのメモリトランジス
タ（ｂ参照）の閾値電圧の変化を示す。As an example of this type of memory, an MNOS type memory transistor is shown in FIG. The so-called MNOS type memory, in which a silicon oxide film O (approximately 20A) is provided, a silicon nitride film N is mounted on this silicon oxide film O, and an aluminum (gate electrode) G is attached on top of this, uses a tunnel phenomenon. There is. This is done by applying a voltage between the gate electrode G and the semiconductor substrate P, which causes charge to be taken out or put into the trap between the silicon oxide film 0 and the silicon nitride film N, thereby changing the threshold of the transistor.
This makes it compatible with writing. FIG. 7a shows the change in threshold voltage of the memory transistor (see b) when the gate voltage of the transistor is changed.

例えば、ゲートに２０Ｖ）ソースをオープンすれば、ド
レインがＧＮＤレベルのとき閾値は約ＩＯＶにシフトし
、ドレインが２０Ｖに近い値であれば閾値の変化はない
。また、逆に、ゲートをＧＮＤにし、基準電位を＋２０
Ｖにすれば、ＩＯＶにシフトしたメモリトランジスタも
元の２Ｖ〜３Ｖの閾値にもどる。通常、閾値をＨｉｇｈ
レベル（この例ではＩＯＶ）にシフトさせる動作を書き
込みと称し、また、２〜３Ｖにシフトさせる動作を消去
と称する。なお、ｂにおいて、ＳＵＢは基板を示す。そ
して、この消去、書き込みが行なわれたトランジスタは
次の書き込み、消去が行われるまで前の状態を保持する
。しかして、この情報を保持および電気的に書き替えが
できる点を利用して、種々の応用がなされている。For example, if the source (20V to the gate) is opened, the threshold shifts to about IOV when the drain is at GND level, and there is no change in the threshold if the drain is close to 20V. Also, conversely, set the gate to GND and set the reference potential to +20
When set to V, the memory transistor shifted to IOV also returns to its original threshold of 2V to 3V. Normally, set the threshold to High
The operation of shifting to a level (IOV in this example) is called writing, and the operation of shifting to 2 to 3 V is called erasing. Note that in b, SUB indicates a substrate. The transistor that has been erased or written retains its previous state until the next write or erase is performed. Various applications have been made by taking advantage of the fact that this information can be held and electrically rewritten.

例えば、カウンタや電子チユーナなどがある。ここで、
カウンタは、パルス入力を受けてこれを計数し、電源が
切断される前に計数内容を不揮発性トランジスタに転送
する。また、電子チユーナに対しては周波数などの情報
を記憶しておく用途のほかに電源が切断される前に選択
されていたチヤネル情報を記憶するという用途に用いら
れる。しかしながら、このようなカウンタや電子チユー
ナなどの電子装置においては、電源が切断されるときに
、それ以前の情報を不揮発性メモリに転送する場合に多
くの面倒な問題がある。Examples include counters and electronic tuners. here,
The counter receives and counts pulse input, and transfers the counted contents to the nonvolatile transistor before the power is turned off. In addition to storing information such as frequencies, electronic tuners are also used to store information about the channel that was selected before the power was turned off. However, in electronic devices such as counters and electronic tuners, there are many troublesome problems when transferring previous information to non-volatile memory when the power is turned off.

すなわち、カウンタや電子チユーナの電源が切断される
と、供給されていた電圧が降下し始める。That is, when the power to the counter or electronic tuner is cut off, the supplied voltage begins to drop.

通常は、この電圧の変動を電子回路で検出して、電圧が
降下しおわる前に情報を不揮発性メモリに転送する必要
があり、これはタイミング上非常に難しく、したがつて
回路的にも難しい。これについて詳記すれば、第２図は
電源の切断時に情報をメモリトランジスタに転送するこ
とを説明するためのフリツプフロツプ回路の一例を示す
回路図である。Normally, electronic circuitry must detect this voltage fluctuation and transfer the information to non-volatile memory before the voltage drops and ends, which is very difficult in terms of timing and therefore circuitry. . More specifically, FIG. 2 is a circuit diagram showing an example of a flip-flop circuit for explaining how information is transferred to a memory transistor when the power is turned off.

図において、トランジスタはＮチヤネル型であり、Ｑ，
，Ｑ２はＭＮＯＳメモリトランジスタ、Ｑ３，Ｑ４はデ
プレツシヨン型トランジスタ、Ｑ５，Ｑ６，Ｑ７，Ｑ８
，Ｑ，，ＱｌＯはエンハンスメント型トランジスタであ
る。そして、トランジスタＱ３〜Ｑ６によつてフリツプ
フロツプを構成している。そして、不揮発性メモリは複
数のこのようなフリツプフロツプからなる記憶要素から
構成されている。ＶＤＤは電源、ＭＧ，Ｍ（ｙは書き込
みパルス信号および読み出しパルス信号、ＢＬはビツト
ラインを示す。このように構成された回路において、通
常電源が入つているときは外部の制御信号がビツトライ
ンＢＬからトランジスタＱ９ＦＱｌＯを通して入来し）
トランジスタＱ３〜Ｑ６で構成されるフリツプフロツプ
の内容はこれによつて変化する。In the figure, the transistor is an N-channel type, Q,
, Q2 are MNOS memory transistors, Q3 and Q4 are depletion type transistors, Q5, Q6, Q7, Q8
, Q, , QlO are enhancement type transistors. A flip-flop is constituted by transistors Q3 to Q6. The non-volatile memory is composed of storage elements consisting of a plurality of such flip-flops. VDD is the power supply, MG, M (y is the write pulse signal and read pulse signal, and BL is the bit line. In a circuit configured in this way, when the power is normally on, an external control signal is sent from the bit line BL to the transistor. (entered through Q9FQlO)
The contents of the flip-flop formed by transistors Q3-Q6 change accordingly.

そして、トランジスタＱ７，Ｑ８は書き込みおよびフリ
ツプフロツプとして用いているときはオフであるように
読み出しパルス信号ＭＧ′が入力されている。ここで、
もちろん、このフリツプフロツプとしての動作は、電源
が切断され電圧が下がつてしまうと行なわれない。いま
、電源が入つている状態で、例えば、点ＡがゞＯ″（す
なわち、ＬＯｗレベル、例えばＧＮＤレベノ（ハ）、点
Ｂがゞビ（すなわち、Ｈｉｇｈレベル、例えば２０Ｖに
近いレベル）になつていたとする。A read pulse signal MG' is input to the transistors Q7 and Q8 so that they are off when used for writing and as a flip-flop. here,
Of course, this operation as a flip-flop does not occur if the power supply is cut off and the voltage drops. Now, with the power on, for example, point A becomes O'' (i.e., LOW level, e.g., GND level (c)), and point B becomes Obi (i.e., high level, e.g., a level close to 20V). Suppose that

このとき電源が切断されると、電源の切断と書き込みパ
ルスの関係を示す説明図である第３図に示されるように
、電源ＤＤが下がり始めると、電子回路においてこれを
検出し、書き込みパルス信号ＭＧを発生させる。第３図
において、矢印イは電源の切断時点を示す。そして、こ
れは不揮発性メモリのトランジスタＱｌ，Ｑ２のゲート
に印加され、チヤネルを形成せしめる。このチヤネル電
位がＡ，Ｂの両点の電位をもつため、トランジスタＱ，
ではゲート酸化膜に高電界がかけられ、トンネル現象を
引きおこす。しかしながら、トランジスタＱ２ではゲー
ト・基板間の電位差が小さいため、トンネル現象は生じ
ない。そして、トンネル現象をおこしたトランジスタＱ
１はシリコン酸化膜・シリコン窒化膜間のトラツプに電
荷が入り、閾値電圧が変化する。すなわち、トランジス
タＱ１の状態がかわり、情報の転送が行われたわけであ
る。ここで、この転送が確実に行われるためには、Ａ，
Ｂ両点の電位が十分ゞＨｉｇｈ″，ＳＬＯｗ″を保つて
いる電源ＤＤの電圧ＤＤ，のときに書き込みパルス信号
ＭＧを確実に出すことが重要である。しかしながら、現
実問題として、これに要するコストは非常に大きいとい
う欠点があつた。When the power supply is cut off at this time, as shown in FIG. 3 which is an explanatory diagram showing the relationship between the power supply cutoff and the write pulse, when the power supply DD starts to drop, this is detected in the electronic circuit and the write pulse signal is Generates MG. In FIG. 3, arrow A indicates the point at which the power is turned off. This is then applied to the gates of transistors Ql and Q2 of the nonvolatile memory, forming a channel. Since this channel potential has the potential at both points A and B, the transistor Q,
In this case, a high electric field is applied to the gate oxide film, causing a tunneling phenomenon. However, since the potential difference between the gate and the substrate is small in the transistor Q2, the tunneling phenomenon does not occur. And the transistor Q that caused the tunnel phenomenon
1, charge enters the trap between the silicon oxide film and the silicon nitride film, and the threshold voltage changes. That is, the state of transistor Q1 has changed, and information has been transferred. Here, in order to ensure this transfer, A,
It is important to reliably issue the write pulse signal MG when the voltage DD of the power supply DD is such that the potentials at both points B are sufficiently maintained at ``High'' and SLOW''. However, as a practical matter, the disadvantage is that the cost required for this is extremely high.

本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされた電子装置を提供す
るもので、電源の切断検出といつた面倒なものを回路で
行わず、このメモリを用いた電子装置のスイツチの工夫
により行うようにしたものである。すなわち、電子装置
自体のスイツチを少なくとも２段にするようにしたもの
である。以下、図面に基づき本発明の実施例を詳細に説
明する。第４図は本発明による電子装置の一実施例を示
す構成図で、電源切断時の一例を示すものである。In view of the above points, the present invention provides an electronic device designed to solve such problems and eliminate such drawbacks. This is done by devising a switch in an electronic device that uses memory. That is, the electronic device itself has at least two levels of switches. Hereinafter, embodiments of the present invention will be described in detail based on the drawings. FIG. 4 is a configuration diagram showing an embodiment of the electronic device according to the present invention, and shows an example when the power is turned off.

図において、ＭＥＭは電気的に書きかえ可能な半導体不
揮発性メモリであるＭＮＯＳ型メモリアレイ、ＳＷは２
段階の状態をとりうるスイツチ、０ＳＣは書き込みパル
ス信号ＭＧ発生回路である。そして、スイ゛ンチＳＷを
１段目にすることにより、Ｃ，Ｄが短絡されて、これが
書き込みパルス信号ＭＧ発生回路０ＳＣに入力信号を与
え、さらにもう１段スイツチＳＷを押すと、Ｅ，Ｆが離
され、電源ＶＤＤが切断されるように構成されている。
第８図は第４図におけるスイツチＳＷに係る部分を抽出
して示した説明図である。この第８図において、斜線部
分は導体、例えば金属であり、斜線のない部分は絶縁物
である。Ｇは可動部で、左方から矢印の方向に押すこと
により、この可動部Ｇは右へ移動する。In the figure, MEM is an MNOS type memory array, which is an electrically rewritable semiconductor nonvolatile memory, and SW is a 2
The switch 0SC, which can take on different states, is a write pulse signal MG generation circuit. Then, by setting the switch SW to the first stage, C and D are short-circuited, which gives an input signal to the write pulse signal MG generation circuit 0SC, and when another stage switch SW is pressed, E and F are short-circuited. The configuration is such that the power supply VDD is cut off when the switch is released.
FIG. 8 is an explanatory diagram illustrating a portion related to the switch SW in FIG. 4. In FIG. 8, the shaded area is a conductor, for example, a metal, and the non-shaded area is an insulator. G is a movable part, and by pushing it from the left in the direction of the arrow, this movable part G moves to the right.

そして、Ｃ，ＤおよびＥ，Ｆは可動部Ｇが挿入されない
ときは第８図ａに示すような相対位置がとられるように
、図示しないゞバネ７などで半固定にされている。ここ
で、第８図ａにおいては、Ｃ，Ｄは電気的に分離され、
Ｅ，Ｆは電気的に接続されている。そして、第８図ｂは
可動部Ｇが第１段目１に挿入され、Ｃ，Ｄが接続状態に
なり、第８図ｃでは、第２段目に挿入され、Ｃ，Ｄが再
び分離され、かつＥ，Ｆも分離されるように構成されて
いる。このように構成された電子装置によれば、書き込
みパルス信号ＭＧを発生させてから電源が切断されるま
でに十分な時間が確実にとられ、また、電源ＶＤＤが十
分な電圧を保つている時に書き込みパルス信号ＭＧがＭ
ＮＯＳ型メモリアレイＭＥＭにはいり、回路上の面倒さ
が非常に軽減される。C, D, E, and F are semi-fixed by springs 7 (not shown) or the like so that when the movable part G is not inserted, the relative positions shown in FIG. 8a are taken. Here, in FIG. 8a, C and D are electrically separated,
E and F are electrically connected. In Fig. 8b, the movable part G is inserted into the first stage 1, and C and D are connected, and in Fig. 8c, the movable part G is inserted into the second stage, and C and D are separated again. , and E and F are also separated. According to the electronic device configured in this way, sufficient time is reliably taken from when the write pulse signal MG is generated until the power is turned off, and when the power supply VDD maintains a sufficient voltage, Write pulse signal MG is M
Since the NOS type memory array MEM is used, the circuit complexity is greatly reduced.

そして、書き込みパルス信号ＭＧの幅は数Ｍｓ程度でよ
く、スイツチＳＷを早く操作しても問題はない。この実
施例においては、２段階の状態をとりうるスイツチＳＷ
としてメカニカルな２段スイツチを用いた場合を例にと
つて説明したが、本発明はこれに限定されるものではな
く、例えば、タツチスイツチと押しボタンスイツチを組
み合わせ、まず、タツチスイツチに触れることにより書
き込みパルス信号ＭＧを発生せしめ、つぎに、ボタンス
イツチのボタンを押すことにより電源を切断するような
手段も非常に有用である。The width of the write pulse signal MG may be approximately several Ms, and there is no problem even if the switch SW is operated quickly. In this embodiment, a switch SW that can take a two-stage state is used.
Although the present invention is not limited to this, for example, a touch switch and a push button switch may be combined, and the writing pulse can be generated by touching the touch switch. It is also very useful to generate the signal MG and then turn off the power by pressing a button on a button switch.

また、本発明の説明は、電源切断前に書き込みパルス信
号を発生せしめる場合について言及したが、スイツチは
２段と限ることはなく多段にし、消去、書き込み、電源
の切断と直列に、すなわち連続的に行なえるようにする
ことも可能である。第６図にスイツチを３段にし、消夫
、書き込み、電源切断を行わしめる例を示す。In addition, although the description of the present invention has referred to the case where a write pulse signal is generated before the power is turned off, the switch is not limited to two stages, but is multi-stage, and the switch is connected in series with erasing, writing, and power off, that is, continuously. It is also possible to make it possible to do so. FIG. 6 shows an example in which the switch is arranged in three stages to perform extinguishing, writing, and power-off.

この第６図において第４図と同一符号のものは相当部分
を示し、ＳＷは３段のスイツチ、０ＳＣ′は書き込み信
号ＭＧを発生するＭＧ発生回路、０ＳＣ２は読み出し信
号ＭＧ′を発生するＭＧ′発生回路である。この場合、
第１段目のＨは電源ＤＤに接続され、Ｉは抵抗Ｒを介し
てＧＮＤに接続されている。In FIG. 6, the same symbols as in FIG. 4 indicate corresponding parts, SW is a three-stage switch, 0SC' is an MG generation circuit that generates a write signal MG, and 0SC2 is an MG generator that generates a read signal MG'. This is a generation circuit. in this case,
H in the first stage is connected to a power supply DD, and I is connected to GND via a resistor R.

また、Ｉの出力はＭＮＯＳ型メモリアレイＭＥＭの不揮
発性メモリトランジスタの基板部分（メモリの基板）Ｓ
ＵＢに接続されている。そして、可動部Ｇが第１段目に
挿入されると、Ｉの電位はＶＤＤレベルに上昇し、メモ
リの基板ＳＵＢに印加される。そして、前述の第７図に
示したように、ゲートがＧＮＤレベルにあり、基板電位
をＶＤＤレベルに上昇させると、閾値は２〜３Ｖに戻り
、消去状態になる。このとき、メモリトランジスタの基
板は他のトランジスタ基板と分離させることができるの
で、フリツプフロツプの内容を変えることなく消去動作
をさせることが可能である。なお、第２、第３段目の動
作は前述したとおりである。また、可動部Ｇを一段目か
ら三段目まで移動させたときの発生信号は第９図に示さ
れるようになる。この第９図において、ａはＤＤ電源、
ｂはメモリ基板入力、ｃはＭＧ信号を示す。そして、Ｉ
，［１，ｍはスイ゛ンチＳＷのそれぞれ１段目、２段目
、３段目を示す。このよう、に、複雑な手段を用いるこ
となく簡単な回路構成によつて、電源切断検出の面倒な
回路から開放され、ワンタツチで確実に不揮発性メモリ
への情報の転送が可能になる。In addition, the output of I is the substrate part (memory substrate) of the nonvolatile memory transistor of the MNOS memory array MEM.
Connected to UB. Then, when the movable part G is inserted into the first stage, the potential of I rises to the VDD level and is applied to the memory substrate SUB. Then, as shown in FIG. 7, when the gate is at the GND level and the substrate potential is raised to the VDD level, the threshold value returns to 2 to 3 V and the erased state is entered. At this time, since the substrate of the memory transistor can be separated from the substrates of other transistors, it is possible to perform an erase operation without changing the contents of the flip-flop. Note that the operations in the second and third stages are as described above. Furthermore, the signals generated when the movable part G is moved from the first stage to the third stage are as shown in FIG. In this FIG. 9, a is the DD power supply,
b indicates the memory board input, and c indicates the MG signal. And I
, [1, m indicate the first stage, second stage, and third stage of the switch SW, respectively. In this way, by using a simple circuit configuration without using complicated means, the troublesome circuit for detecting power-off is eliminated, and information can be reliably transferred to the nonvolatile memory with a single touch.

これは、ＭＮＯＳ型の不揮発性メモリについて述べたが
、ＭＮＯＳ型以外のものについても電気的に消去、書き
込みが行なわれるものであれば、採用することができる
。次に、電源の投入時の問題について説明する。まず、
メモリトランジスタに書き込まれた情報はつぎのように
して電源の再投入時に読み出される。すなわち、第２図
において、電源ＤＤの投入と同時に電源ＶＤＤの電圧が
上昇し始める。このとき、書き込みパルス信号ＭＧおよ
び読み出しパルス信号ＭＧ′を入力することにより、書
き込みの行なわれていなかつたトランジスタにつながつ
た第２図のＢ点がトランジスタＱ２，Ｑ８を通して接地
電位に強制的に下げられる。この後、トランジスタＱ７
，Ｑ８がオフになり、トランジスタＱ３〜Ｑ６で構成さ
れるフリツプフロツプの状態が定まる。そして、トラン
ジスタＱ７，Ｑ８への入力である読み出しパルス信号Ｍ
Ｇ′は読み出し時に一時的に必要なパルスであり、この
読み出しパルス信号ＭＣｆは電源投入時だけに発生せし
めねばならない。このため、やはり電源投入した直後の
まだ十分に電圧が上昇しきらないときから発生させ、電
源電圧が十分上昇した時点で終止するような制御が必要
となる。第５図は電源投入時の読み出しに必要なタイミ
ングを示したタイムチヤートで、矢印口は電源の投入時
点を示す。ここでも、このような煩わしさを回避するた
めには、前記第６図で説明したスイツチＳＷがそのまま
用いられる。Although this has been described with respect to an MNOS type non-volatile memory, it is also possible to employ non-MNOS type non-volatile memories as long as they can be electrically erased and written. Next, problems when turning on the power will be explained. first,
The information written in the memory transistor is read out when the power is turned on again as follows. That is, in FIG. 2, the voltage of the power source VDD begins to rise at the same time as the power source DD is turned on. At this time, by inputting the write pulse signal MG and the read pulse signal MG', the point B in FIG. 2 connected to the transistor that has not been written is forcibly lowered to the ground potential through the transistors Q2 and Q8. . After this, transistor Q7
, Q8 are turned off, and the state of the flip-flop composed of transistors Q3 to Q6 is determined. Then, a read pulse signal M is input to transistors Q7 and Q8.
G' is a pulse temporarily required at the time of reading, and this read pulse signal MCf must be generated only when the power is turned on. Therefore, it is necessary to control such that the voltage is generated immediately after the power is turned on, when the voltage has not yet risen sufficiently, and is terminated when the power supply voltage has risen sufficiently. FIG. 5 is a time chart showing the timing required for reading when the power is turned on, and the arrowhead indicates the time when the power is turned on. Here, too, in order to avoid such troubles, the switch SW explained in FIG. 6 can be used as is.

すなわち、第６図で可動部Ｇを第３段目から左方へ移動
させることにより、Ｅ，Ｆは電気的に接続され、ＭＮＯ
Ｓ型メモリアレイＭＥＭに電源ＤＤの電圧が印加される
。That is, by moving the movable part G from the third stage to the left in FIG. 6, E and F are electrically connected, and the MNO
The voltage of the power supply DD is applied to the S-type memory array MEM.

さらに、左の第２段目に移動すればＣ，Ｄが接続され、
書き込みパルス信号ＭＧ示発生するわけであるが、読み
出しでは同時に第２図に示すトランジスタＱ７，Ｑ８を
オンせしめる読み出しパルス信号ＭＧ′を発生する必要
がある。このため、スイ゛ンチＳＷを１段目から２段目
の右方への移動に対しては書き込みパルス信夛ＭＧを発
生し、３段目から２段目の左方へ移動するときには読み
出しパルス信号ＭＧ′と書き込みパルス信号ＭＧの両方
を発生しうるように、第３段と第２段目の間に左右に移
動する可動部を設ける。第１０図はこの一例を示す説明
図で、第３段と第２段目の間に設けられ左右に移動する
可動部Ｊは斜線部分の左半分は導体からなり、斜線のな
い右半分は絶縁物からなる。そして、可動部ＧがＥ，Ｆ
の間から左方へ移動すれば、可動部Ｊは左方へ移動し、
押し上げられてＤに接し、かつ可動部Ｇを通してＧＮＤ
レベルに接続されることになる。いま、第６図に示すス
イツチＳＷに第１０図で設けた可動部Ｊをつけた場合に
おける可動部Ｇを第３段から第２段に移動させたときの
書き込みパルス信号ＭＧおよび読み出しパルス信号ＭＧ
の発生信号を第１１図に示す。ここで、可動部Ｊの斜線
で示す導体部はＭＧ′発生回路０ＳＣ″に接続されてお
り、可動部Ｇが第２段目にくると同時に書き込みパルス
信号ＭＧおよび読み出しパルス信号ＭＧ′が発生される
ことにより、読み出しパルスとなる。この第１１図にお
いて、ａはＤＤ電源、ｂは書き込みパルス信号ＭＧ．ｃ
は読み出しパルス信号Ｍ（ｙを示し、はスイツチＳＷの
第２段目、は第３段目を示す。このように構成すること
により、一連のスイツチ操作によつて、電源の投人およ
び読み出しパルスの発生を行なうことができ、電源の投
入およびメモリトランジスタからの読み出しを連続的に
行なうことができる。Furthermore, if you move to the second stage on the left, C and D will be connected,
A write pulse signal MG is generated, but in reading, it is necessary to simultaneously generate a read pulse signal MG' which turns on transistors Q7 and Q8 shown in FIG. Therefore, a write pulse signal MG is generated when the switch SW is moved from the first stage to the right to the second stage, and a read pulse is generated when the switch SW is moved from the third stage to the left from the second stage. A movable part that moves left and right is provided between the third stage and the second stage so that both the signal MG' and the write pulse signal MG can be generated. Figure 10 is an explanatory diagram showing an example of this. In the movable part J that is provided between the third stage and the second stage and moves left and right, the left half of the hatched part is made of a conductor, and the right half without the hatched part is insulated. consists of things. And the movable part G is E, F
If you move to the left from between, the movable part J will move to the left,
It is pushed up and touches D, and passes through the movable part G to GND.
It will be connected to the level. Now, write pulse signal MG and read pulse signal MG when moving the movable part G from the third stage to the second stage when the movable part J shown in FIG. 10 is attached to the switch SW shown in FIG. 6.
FIG. 11 shows the generated signal. Here, the conductor portion of the movable part J shown by diagonal lines is connected to the MG' generation circuit 0SC'', and the write pulse signal MG and read pulse signal MG' are generated at the same time as the movable part G reaches the second stage. In this Figure 11, a is the DD power supply, and b is the write pulse signal MG.c.
indicates the readout pulse signal M (y), indicates the second stage of the switch SW, and indicates the third stage of the switch SW. The power can be turned on and reading from the memory transistor can be performed continuously.

なお、スイツチの種類およびメモリトランジスタの種類
などはすべてこの場合も前述の第４図の実施例にあては
まる。Note that the types of switches and types of memory transistors all apply to the embodiment shown in FIG. 4 described above in this case as well.

そして、本発明は、スイツチの状態変化により、半導体
不揮発性メモリへの書き込みもしくは消去と書き込みお
よび電源の切断を連続的に行なう機能と、スイツチの状
態変化により、半導体不揮発性メモリへの電源投入およ
びメモリトランジスタからの読み出しを連続的に行なう
機能とを兼ね備えることもできる。The present invention also provides a function that continuously writes or erases and writes to the semiconductor nonvolatile memory and turns off the power by changing the state of the switch, and a function of turning on and turning off the power to the semiconductor nonvolatile memory by changing the state of the switch. It can also have a function of continuously reading data from memory transistors.

以上説明したように、本発明によれば、電源切断検出な
どの複雑な手段を用いることなく、簡単な回路構成によ
つて書き込みパルス信号および読み出しパルス信号を確
実に送出し、情報の転送を確実に行なうことができるの
で、実用上の効果は極めて大である。As explained above, according to the present invention, a write pulse signal and a read pulse signal are reliably sent out using a simple circuit configuration, without using complicated means such as power-off detection, and information transfer is ensured. The practical effects are extremely large.

また、電源が切断される時にそれ以前の情報を不揮発性
メモリに確実に転送することができるという点において
極めて有効である。It is also extremely effective in that when the power is turned off, the information before that can be reliably transferred to the nonvolatile memory.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は不揮発性メモリの一例としてＭＮＯＳ型メモリ
トランジスタを示す説明図、第２図は電源の切断時に情
報をメモリトランジスタに転送することを説明するため
のフリツプフロツプ回路図、第３図は電源の切断と書き
込みパルスの関係を示す説明図、第４図は本発明による
電子装置の一実施例を示す構成図、第５図は電源投入時
の読み出しに必要なタイミングを示すタイムチヤート、
第６図は本発明の他の実施例を示す構成図、第７図はゲ
ート電圧を変化させたときのメモリトランジスタの閾値
電圧の変化を示す説明図、第８図は２段階の状態をとり
うるスイツチの説明図、第９図は可動部を移動させたと
の発生信号の例を示す説明図、第１０図はスイツチの説
明図、第１１図は第１０図に示すスイツチによる発生信
号の例を示す説明図である。 ＳＷ・・・・・・スイツチ、０ＳＣ，０ＳＣζ・・・・
・ＭＧ発生回路、０ＳＣ″−・・・・・ＭＧ′発生回路
、ＭＥＭ・・・・・・ＭＮＯＳ型メモリアレイ。Fig. 1 is an explanatory diagram showing an MNOS type memory transistor as an example of non-volatile memory, Fig. 2 is a flip-flop circuit diagram to explain how information is transferred to the memory transistor when the power is turned off, and Fig. 3 is a diagram showing the transfer of information to the memory transistor when the power is turned off. An explanatory diagram showing the relationship between cutting and writing pulses, FIG. 4 is a configuration diagram showing an embodiment of the electronic device according to the present invention, and FIG. 5 is a time chart showing the timing required for reading when the power is turned on.
FIG. 6 is a block diagram showing another embodiment of the present invention, FIG. 7 is an explanatory diagram showing changes in the threshold voltage of a memory transistor when the gate voltage is changed, and FIG. 8 shows a two-stage state. An explanatory diagram of a switch, Fig. 9 is an explanatory diagram showing an example of a signal generated when the movable part is moved, Fig. 10 is an explanatory diagram of the switch, and Fig. 11 is an example of a signal generated by the switch shown in Fig. 10. FIG. SW...Switch, 0SC, 0SCζ...
・MG generation circuit, 0SC''-...MG' generation circuit, MEM...MNOS type memory array.

Claims (1)

【特許請求の範囲】 １ 電気的に書きかえ可能な半導体不揮発性メモリと、
少なくとも２段階の状態をとりうるスイッチとを備え、
前記スイッチの状態変化により、前記メモリへの書き込
み、電源の切断もしくは消去、書き込み、電源の切断を
連続的に行ない得るようにしたことを特徴とする電子装
置。 ２ 電気的に書きかえ可能な半導体不揮発性メモリと、
少なくとも２段階の状態をとりうるスイッチとを備え、
前記スイッチの状態変化により前記メモリへの電源投入
、メモリトランジスタからの読み出しを連続的に行ない
得るようにしたことを特徴とする電子装置。 ３ 電気的に書きかえ可能な半導体不揮発性メモリと、
少なくとも２段階の状態をとりうるスイッチとを備え、
前記スイッチの状態変化により、前記メモリへの書き込
みもしくは消去と書き込みおよび電源の切断を連続的に
行い得るよう構成すると共に、前記メモリへの電源の投
入および読み出しを連続的に行ない得るよう構成したこ
とを特徴とする電子装置。[Claims] 1. An electrically rewritable semiconductor nonvolatile memory;
and a switch that can take at least two states,
An electronic device characterized in that writing to the memory, turning off or erasing power, writing, and turning off power can be performed continuously by changing the state of the switch. 2. Electrically rewritable semiconductor nonvolatile memory,
and a switch that can take at least two states,
An electronic device characterized in that power is applied to the memory and reading from the memory transistor can be performed continuously by changing the state of the switch. 3. Electrically rewritable semiconductor non-volatile memory,
and a switch that can take at least two states,
The device is configured so that writing or erasing and writing to the memory and powering off the memory can be performed continuously by changing the state of the switch, and the device is configured so that power can be turned on and reading from the memory can be performed continuously. An electronic device featuring: