JPS5927567A - 固体撮像素子 - Google Patents
固体撮像素子Info
- Publication number
- JPS5927567A JPS5927567A JP57137239A JP13723982A JPS5927567A JP S5927567 A JPS5927567 A JP S5927567A JP 57137239 A JP57137239 A JP 57137239A JP 13723982 A JP13723982 A JP 13723982A JP S5927567 A JPS5927567 A JP S5927567A
- Authority
- JP
- Japan
- Prior art keywords
- probe
- bonding
- state image
- solid
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発−は固体撮像素子、特に素子の周辺部分に設けられ
たパッドの構造改良に関するものである。
たパッドの構造改良に関するものである。
従来、固体撮像装置を製作する場合、ウェーハ状態て形
成した素子本体を先ず個々に分割し、その後で一個ずつ
についてプローブ検査、パッケージへの取り付けおよび
外部リードとのボンディングならびに封止などの各作業
を行なって装置を完成させていた。
成した素子本体を先ず個々に分割し、その後で一個ずつ
についてプローブ検査、パッケージへの取り付けおよび
外部リードとのボンディングならびに封止などの各作業
を行なって装置を完成させていた。
この場合、個々に分割して形成された各チップは、第１
図に要部拡大平面図で示すように、シリコン基板１上に
多数個の画素子を縦横方向に５００×４００個の割合で
配列し、て形成され九画素部２と、画素部２を垂ｉａ方
向に駆動させる垂直シフトレジスタ部３と、画素部２を
水平方向に駆動ζぜる水平シフトレジスタ部４と、この
チップのプローブ。
図に要部拡大平面図で示すように、シリコン基板１上に
多数個の画素子を縦横方向に５００×４００個の割合で
配列し、て形成され九画素部２と、画素部２を垂ｉａ方
向に駆動させる垂直シフトレジスタ部３と、画素部２を
水平方向に駆動ζぜる水平シフトレジスタ部４と、この
チップのプローブ。
検チ１：端子とボンデ１ングパツドとを兼ね備えた蒸着
膜のパターンからなるパッド５とをそれぞれ有して構成
されている〇 しかしながら、前述した構成による固体撮像素子におい
て、前記各パッド５ａ〜５１１１５ ａ’〜５ｎ’は、
プループ検査用とボンデ１ング用とを兼ねているため、
ボンディング前のプローブ検査時にこれらノ名パッド５
ａ〜５ｔｚ５ａ’〜５ ｎｌにプローブの接触によるひ
っかき傷がつき、特性が良好であっても、ワイヤボンデ
ィング時に信頼性の高いボンディングが得られず、素子
自体が不良品となってしまうという問題があった。すな
わち、信頼性の高いワイヤボンディングが得られなかっ
た。
膜のパターンからなるパッド５とをそれぞれ有して構成
されている〇 しかしながら、前述した構成による固体撮像素子におい
て、前記各パッド５ａ〜５１１１５ ａ’〜５ｎ’は、
プループ検査用とボンデ１ング用とを兼ねているため、
ボンディング前のプローブ検査時にこれらノ名パッド５
ａ〜５ｔｚ５ａ’〜５ ｎｌにプローブの接触によるひ
っかき傷がつき、特性が良好であっても、ワイヤボンデ
ィング時に信頼性の高いボンディングが得られず、素子
自体が不良品となってしまうという問題があった。すな
わち、信頼性の高いワイヤボンディングが得られなかっ
た。
し、たがって本発明は、前述した従来の問題点に鑑みて
なされたものであり、その目的とするところけ、プロー
ブ傷によって生じる素子不良の発生を防止した固体撮像
素子を提供することにある。
なされたものであり、その目的とするところけ、プロー
ブ傷によって生じる素子不良の発生を防止した固体撮像
素子を提供することにある。
このような目的を達成するために本発明け、パッドを、
同一パターン上でプローブ検査用部位とボンディング用
部位とをそれぞれ分けて構成したものである。
同一パターン上でプローブ検査用部位とボンディング用
部位とをそれぞれ分けて構成したものである。
以下、図面を用いて本発明の実施例を詳細に説明する。
第２図は本発明による固体撮像素子の一例を示す要部拡
大平面図であり、第１図と同記号は同−要部となるので
その説明は省略する。第２図において、各パッド５は、
プローブ検査用部位５ａとボンディング部位５ｂとをそ
れぞれ同一パターン上で分けて形成されている。
大平面図であり、第１図と同記号は同−要部となるので
その説明は省略する。第２図において、各パッド５は、
プローブ検査用部位５ａとボンディング部位５ｂとをそ
れぞれ同一パターン上で分けて形成されている。
このような構成によれば、名パッド５のグローブ検査用
部位５色にプローブを接触させて特性検査を行なうこと
ができるとともに、この部位５ａにグローブの接触によ
るひっかき傷が多藪形成されても隣接する同一パターン
上の無傷のボンディング部位５ｂにワイヤボンディング
することができる。したがって、プローブのひっかき傷
によるボンディングの影響が全くなくなるので、素子の
不良発生を皆無とすることができる。また、プローブ検
査用部位５ａとボンディング部位５１）とをそｔｌそれ
逆にして使用しても良いことは勿論である。
部位５色にプローブを接触させて特性検査を行なうこと
ができるとともに、この部位５ａにグローブの接触によ
るひっかき傷が多藪形成されても隣接する同一パターン
上の無傷のボンディング部位５ｂにワイヤボンディング
することができる。したがって、プローブのひっかき傷
によるボンディングの影響が全くなくなるので、素子の
不良発生を皆無とすることができる。また、プローブ検
査用部位５ａとボンディング部位５１）とをそｔｌそれ
逆にして使用しても良いことは勿論である。
また、第３図に示すよりにパッド５を、上端側にプロー
ブ検査用部位５ａと下端側にボンディング用部位５ｈと
を分けて同一パターン上に形成しても良く、さらに第４
図に示すように左端側にプローブ検査用部位５ａと右端
側にボンディング用部位５ｂ、！：を分けて同一パター
ン上に形成しても良いことは勿論である。首たぞの逆位
用も良いととは勿論である。
ブ検査用部位５ａと下端側にボンディング用部位５ｈと
を分けて同一パターン上に形成しても良く、さらに第４
図に示すように左端側にプローブ検査用部位５ａと右端
側にボンディング用部位５ｂ、！：を分けて同一パター
ン上に形成しても良いことは勿論である。首たぞの逆位
用も良いととは勿論である。
以上説り４したように本発明によれば、パッドを、プロ
ーブ検査用部位とボンデ・ｆング用部位とを同一パター
ン上で分りて設けたことによって、プローブ検宜のパッ
ド例によって生じるワイヤボンディングのボンデづング
不良事故が皆無となるので、素子の不良発生を完全に＄
番て抑えることができるという極めて優れた効果が得ら
れる。
ーブ検査用部位とボンデ・ｆング用部位とを同一パター
ン上で分りて設けたことによって、プローブ検宜のパッ
ド例によって生じるワイヤボンディングのボンデづング
不良事故が皆無となるので、素子の不良発生を完全に＄
番て抑えることができるという極めて優れた効果が得ら
れる。
第１図は従来の固体撮像素子の一例を示す要部平面図、
第２図は本発明による固体撮像素子の一例を示す要部拡
大平面図、第３図および第４図は本発明による固体撮像
素子の他の実施例を示す要部拡大平面図である。 １・・・・シリコン基板、２・・・・画素部、５・・・
Φパッド ５＠ｅ７・・プローブ検査用ｍ位、５ｂ・拳
・・ボンディング部位。 第１図 ｚ
第２図は本発明による固体撮像素子の一例を示す要部拡
大平面図、第３図および第４図は本発明による固体撮像
素子の他の実施例を示す要部拡大平面図である。 １・・・・シリコン基板、２・・・・画素部、５・・・
Φパッド ５＠ｅ７・・プローブ検査用ｍ位、５ｂ・拳
・・ボンディング部位。 第１図 ｚ
Claims (1)
- シリコン基板の中央部に画素部を有しかつ周辺部にポン
ディングパッドを具備してなる固体撮像素子に、おいて
、前記パッドを、グローブ検査用部位とボンディング用
部位とを同一パターン上でそれぞれ分けて構成した仁と
を特徴とする固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57137239A JPS5927567A (ja) | 1982-08-09 | 1982-08-09 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57137239A JPS5927567A (ja) | 1982-08-09 | 1982-08-09 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5927567A true JPS5927567A (ja) | 1984-02-14 |
Family
ID=15194021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57137239A Pending JPS5927567A (ja) | 1982-08-09 | 1982-08-09 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927567A (ja) |
-
1982
- 1982-08-09 JP JP57137239A patent/JPS5927567A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6127729A (en) | Semiconductor chip with corner electrode terminals and detecting wiring for defect inspection | |
| US20020125043A1 (en) | Semiconductor packaging structure, packaging board and inspection method of packaging conditions | |
| JPS61111561A (ja) | 半導体装置 | |
| JP2000164620A (ja) | 半導体集積回路装置及び半導体集積回路装置の組立方法 | |
| JPH02211648A (ja) | 半導体装置 | |
| JPS5927567A (ja) | 固体撮像素子 | |
| US6025733A (en) | Semiconductor memory device | |
| JPH07122604A (ja) | 半導体集積回路装置 | |
| JPS62261139A (ja) | 半導体装置 | |
| US6465891B2 (en) | Integrated-circuit package with a quick-to-count finger layout design on substrate | |
| KR19980024266A (ko) | 다수의 칩을 갖는 반도체 펠릿 | |
| JPS58161336A (ja) | 半導体集積回路装置 | |
| KR930009806B1 (ko) | 마스터-슬라이스방식의 반도체장치 | |
| JPH0439950A (ja) | 半導体装置 | |
| JPH1154562A (ja) | 半導体パッケージ | |
| JPS6222448A (ja) | Ｉｃの形成されたウエ−ハ | |
| JPH05315404A (ja) | Ｔａｂ用半導体基板 | |
| JP2665075B2 (ja) | 集積回路チェックパターンおよびそのチェック方法 | |
| JPH05211222A (ja) | 電荷転送装置 | |
| JPS6345833A (ja) | 半導体装置 | |
| JPS6041728Y2 (ja) | 半導体装置 | |
| JPH04254342A (ja) | 半導体集積回路装置 | |
| JPS63275152A (ja) | Ｉｃ用ソケット | |
| JPH09283575A (ja) | プローブカード及び検査方法 | |
| JPH04147637A (ja) | 半導体集積回路のテストプログラムによる試験方法 |