JPS5925262A - Mis type semiconductor device - Google Patents

Abstract

PURPOSE:To improve the integration degree by a method wherein a capacitor forming electrode and a drain wiring conductive film are extended in parallel each other, and a gate wiring conductive film and the capacitor forming electrode are extended to the direction of mutual intersection. CONSTITUTION:An information accumulation capacitor is formed of a semiconductor region continuous to the source region 6 of a MIS transistor and the cpapcitor forming electrode formed via an insulation film 7. Then, the capacitor forming electrode 8 and the drain wiring conductive film 10 are formed by extending them in parallel each other on the semiconductor region. Further, the gate wiring conductive film 11 is formed by extending it to the direction of intersection with the capacitor forming electrode 8.

Description

【発明の詳細な説明】 本発明はＭ　Ｉ　Ｓ型半導体装置に関するもので、主ど
し−ＣＩ　Ｍ　Ｉ　Ｓ　）−ランジスタメモリ構成用の
ＭＩＳ型半導体装置を対象とする。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an MIS type semiconductor device, and is directed to a MIS type semiconductor device for a main-CIMIS-transistor memory configuration.

ダイナミックメモリセルで最も簡Ｊｌ’フ、ｃ、ものは
、１トランジスタメモリセルである。どころで、かかる
タイプのメモリーヒルにおいては八４１Ｓ（・ランジス
タを通じてそれに直列接続されたｔｉ’ｒ　Ｗ１口１１
゛積川容Ｍ、に情報を記憶させるものであるが、問題ど
なるのはその情報蓄積用容量より読み出された情報の電
位が書き込み、読み出しデータ線の浮遊咎Ｍ。The simplest type of dynamic memory cell is a one-transistor memory cell. By the way, in such a type of memory hill, 841S (ti'r W1 port 11 connected in series with it through a transistor)
The problem is that the potential of the information read from the information storage capacitor is written, and the read data line becomes floating.

に分割されるため、情報蓄積用容量をある程度大きくす
る必要性のあることである。This means that it is necessary to increase the capacity for information storage to some extent.

アルミニウムゲート型Ｍ　Ｉ　Ｓ　−Ｌ　Ｓ　Ｉにメモ
リを構成する場合は、ソース、ドレイン拡散領域の一方
を広く形成し、その一方の領域上の絶縁膜を介して電極
を形成し、例えば米国１１＝ηＷ１゛公報Ｕ　Ｓ　Ｐ３
　：３８７２８６に記載された構造の素子をつくり、そ
の半導体領域と電極との間の容＋ｉ１を゛ｌｉ’ｆ報蓄
積用容量、どして用いることができろ。しかし、元来ア
ルミニウムゲート型ＭＩＳ半導体装盾°におい又ゲート
とソース・ドレイン間に」ｄけろＺイ生答ｆ？１．’が
大きくなるという問題がある。When configuring a memory in an aluminum gate type MIS-LSI, one of the source and drain diffusion regions is formed wide, and an electrode is formed through an insulating film on one of the regions. ηW1゛Publication US P3
:387286 and use the capacitance +i1 between the semiconductor region and the electrode as the capacitor for information storage. However, originally an aluminum gate type MIS semiconductor shield was used between the gate and the source/drain. 1. There is a problem that ' becomes large.

ところで、セルフアライメント方式によるシリコンゲー
ト型Ｍ　Ｉ　Ｓ型半導体装置で１トランジスタメモリを
つくる場合は誘電体を構成する絶縁膜はゲート絶縁膜と
同時に形成することから絶縁膜は厚く、１個のメモリセ
ル当りの占有面積減伏に限界がある。又、拡散のため窓
開部Ｗ、は各県を構成せず、無駄が生ずる。By the way, when making a one-transistor memory using a silicon gate type MIS semiconductor device using a self-alignment method, the insulating film constituting the dielectric is formed at the same time as the gate insulating film, so the insulating film is thick and one memory cell There is a limit to the area occupied per hit. Furthermore, due to diffusion, the window openings W do not constitute each prefecture, resulting in waste.

本発明はこのような問題を解決すべくなされたもので、
その目的はＩＭＱｓメモリｌニルの占有面積を小さくし
、集積度の向上を図ることにある。The present invention was made to solve such problems,
The purpose is to reduce the area occupied by the IMQs memory and improve the degree of integration.

本発明の１実施例に従うと、半導体の能動領域を形成す
べき領域の一部に絶縁膜を介して形成したシリコンゲー
ト電極をマスクと（７−（半導体表面に不純物をドープ
することによりソース、ドレイン領域を形成した後、半
導体表面す全面的に薄く酸化処理し、その処理によって
できｌこ酸化膜で上記シリコンゲート電極の表面を保護
するとともに、その後、ソース又はドレインのいずれか
一方の領域上に少なくとも上記酸化膜を介して電極を形
成することにより少なくともこの酸化膜を誘電体とする
容用二を形成する。According to one embodiment of the present invention, a silicon gate electrode formed through an insulating film in a part of a region where an active region of a semiconductor is to be formed is used as a mask and (7-(source) by doping the semiconductor surface with impurities. After forming the drain region, the semiconductor surface is subjected to a thin oxidation treatment over the entire surface, and the surface of the silicon gate electrode is protected with an oxide film formed by this treatment, and then, a thin oxidation treatment is applied to the entire surface of the semiconductor. By forming an electrode through at least the oxide film, a capacitor having at least this oxide film as a dielectric is formed.

本発明の他の実施例に従）ど、半導１体の能動領域を形
成すべき領域の一部に絶縁膜を介！７で形成したシリコ
ソゲ−ｌ−電極をマスクとり、、　−Ｃ；ｌ′ｉｎ、体
表面に不純物をドープすることによりソース、ドレイン
領域を形成した後、半導体表面を薄り（）夕化処理し、
その処理によってできた酸化膜で１記シリコン電極の表
面を保護するとともに、その後ソース又はドレインのい
ずれか一方のｊｉｒ！城上に−１−記酸化膜と他の誘電
体物質膜とからなイ）多ｌｒＩ層膜を形成し、その多重
層膜」−に電極を形成ずイ）。Ｉ記多重層膜は誘電体と
して利用される。According to another embodiment of the present invention, an insulating film is interposed in a part of the area where the active area of the semiconductor is to be formed! After removing the mask from the silicon oxide electrode formed in step 7 and doping the body surface with impurities, source and drain regions were formed, and then the semiconductor surface was subjected to thinning () tanning treatment. ,
The oxide film formed by this treatment protects the surface of the silicon electrode 1, and then the jir! of either the source or drain. A multi-lrI layer film consisting of the oxide film and another dielectric material film is formed on the surface of the film, and electrodes are formed on the multilayer film. The multilayer film described in I is used as a dielectric.

以下本発明を実施例により説明す２）。The present invention will be explained below with reference to Examples 2).

第１図は本発明の一実施例たるＭ　Ｉ　Ｓ型半導体装置
の製造態様を工程順に示す断面図であイ）。FIG. 1 is a cross-sectional view showing, in order of steps, a method of manufacturing an MIS type semiconductor device according to an embodiment of the present invention.

（ａ）半導体基板】の表面を選択酸化してフィールドパ
ッシベーション用５ｉＱ２膜２を形成し、次いで、半導
体基板１０表面を全面的に加ｐ４．ｊ５４ｉ’（、（ｌ
　ｌ〜Ｃゲーチー縁膜形成用Ｓ　ｉＱ２膜３を形成すイ
）。(a) The surface of the semiconductor substrate 10 is selectively oxidized to form a 5iQ2 film 2 for field passivation, and then the entire surface of the semiconductor substrate 10 is subjected to p4. j54i'(, (l
Forming the SiQ2 film 3 for forming the 1-C Gaechie marginal film a).

ｆｂｌ　　次いで、半導体基板１」二にシリコンゲート
電（祖４を形成する。これは、基板１上に全面的に多結
晶シリコン層を気相成長法により形成した後、その多結
晶シリコン層を）、ｔ　ｔ−コニノチングすることによ
り形成−Ｊ−ることかできる。fbl Next, a silicon gate electrode (former 4) is formed on the semiconductor substrate 1. , t can be formed by t-coninoting.

そして、このゲート電極４をマスクとし′（上記ゲート
絶縁膜形成用Ｓｉｎ、膜３をエツチングしてゲート絶縁
膜３ａを形成し、その状態で不用１物拡散処理を施し５
、ドレ・ｆン５．ソース６の半導体領域を形成する。。Using this gate electrode 4 as a mask, the film 3 is etched to form a gate insulating film 3a, and an unnecessary substance diffusion process is performed in this state.
, Dre fn 5. A semiconductor region of the source 6 is formed. .

（ｃ）　　次いで、半導１体表面に加熱酸化処理な施し
、薄い絶縁膜（膜厚例えば７５０　Ａ　）　７を形成す
る。(c) Next, the surface of the semiconductor body is subjected to thermal oxidation treatment to form a thin insulating film (thickness: 750 Å, for example) 7.

この加熱酸化処理によりゲート電極４とドレイン５、ソ
ース６との間に介在することのあるシリコン破片を絶縁
物化したり、あるいは電界集中しやスフシリコンミ極表
面の角部、端部な酸化することによりｔａｒ、極の表面
状態を滑らかにし電界集中を直重することができる。This thermal oxidation treatment converts silicon debris that may be present between the gate electrode 4, drain 5, and source 6 into an insulator, or oxidizes the corners and ends of the surface of the silicon micropole due to electric field concentration. Tar, the surface condition of the pole is smoothed and the electric field concentration can be directly controlled.

しかし、本発明はこの加熱酸化処理によりグーｌ−電１
極を保護するのみならず、後述するようにこの処理によ
って形成された絶縁膜７を誘電体とする情報蓄積用容置
を形成するものであイ）。However, in the present invention, the thermal oxidation treatment
This not only protects the poles, but also forms an information storage container using the insulating film 7 formed by this process as a dielectric, as will be described later.

（山　半導体基板上に多結晶シリコン層を気相成長させ
る。そして、それをフメトエノチングし℃、ソース領域
６」二に残存するようにし、ＫＩｌ！！縁膜７を介し２
てソース領域６と対向する一つの電極）３とする。(Mountain) A polycrystalline silicon layer is grown in a vapor phase on a semiconductor substrate. Then, it is etched so that it remains in the source region 6'2, and the KIl!!
This is one electrode 3 facing the source region 6.

−５−１よりち、この電極８を形成するこ−とに、１、
すＮ４Ｉ　Ｓ　Ｆ　Ｅ　ｉ”素子のソース側に情報蓄債
用容）ｎができることになる。From -5-1, in forming this electrode 8, 1,
This creates an information storage capacity on the source side of the N4I SFE i'' element.

（ｅ）次いで、多層配線のため半導体基板上にｔＴｅ　
縁膜９を気相成長させ、その後、この絶縁ＩＩ＞１９の
所望部をフメトエノチシグしてゴンタクトホールを形成
する。(e) Next, tTe was placed on the semiconductor substrate for multilayer wiring.
The edge film 9 is grown in a vapor phase, and then a desired portion of the insulation II>19 is etched to form a contact hole.

ｉｆ）その後、へＢ配線膜１０を形成する。フ、１６１
ＱａはＡβ配線膜１０のドレイン領域５とのコンククト
部である。if) After that, a B wiring film 10 is formed. Fu, 161
Qa is a contact portion of the Aβ wiring film 10 with the drain region 5.

第２図は各工程に：ｔｄける半導体素子γＸ１（の状ｆ
−■を示１一平面図であり、（ａ＋は」二記実施例にお
ける工程ｔａ）の状態を、（ｂ）は工程（ｂｌの状態を
、（ｃｌは工程（（１）の状態を、（ｄｉは工程（ｆ）
の状態をそれぞれ示−Ｊ−０第Ｊ図の各図が第２図の各
図のＡ−Ａ視断面図にあたる。Figure 2 shows the state of the semiconductor element γX1 (f) at each step: td.
-■ is a plan view showing the state of step ta in the second embodiment, (b) is the state of step (bl), (cl is the state of step (1), (di is process (f)
Each figure in Figure J-J-0 corresponds to a sectional view taken along line A-A in each figure in Figure 2.

第３図［，１１、Ｆｂｌは各種実施例におけろメモリア
レイの一部（メモリセル４個分）を示ルイアウト図であ
り、相互の配線関係がよくわかるようにするためのもの
であり、同図（Ｃ）はそれらに対応する配線図である。FIG. 3 [, 11, Fbl is a layout diagram showing a part of the memory array (for four memory cells) in various embodiments, and is used to clearly understand the mutual wiring relationship. FIG. 5(C) is a wiring diagram corresponding to them.

第３図ｔａ）に示ず実施例は各ドレ・（ン領域ろ・：１
ンタクトホ一ル部１０ａを介（−でへ〇配線１０に接続
してなるものであるのに対し−（、第３図（ｌ〕）に示
す実施例は各ゲートをコンタクトホール４ａを介してＡ
β配線１１に接続してなＺ）ものである。The embodiment shown in FIG.
In contrast, in the embodiment shown in FIG. 3(l), each gate is connected to A through a contact hole 4a.
It is connected to the β wiring 11 (Z).

いずれにせよ、本発明においては情報蓄積用谷１−Ｂ素
子を構成する誘電体をシリコンゲート表面保護用絶縁膜
と同時に形成するので特に工程を増すことなくシリコン
チー１−　Ｍ　Ｉ　Ｓ　−Ｉ　ＣにＪニーろ１トランジ
スタメモリセル用情報８積谷哨素子を形成することがで
きる。In any case, in the present invention, the dielectric material constituting the information storage valley 1-B element is formed at the same time as the insulating film for protecting the silicon gate surface, so the silicon chip 1-M I S -I C can be formed without increasing the number of steps. A J-needle transistor memory cell information-eight stacking gate element can be formed in the following manner.

また１ソース（又はドレイン）領域の面精のすべてを・
Ｗ報蓄積用容量を構成する電極とするととができ、従来
におい）”るシリコンチー）　Ｍ　Ｉ　Ｓ　−ＩＣによ
る１トランジスタメモリセルの川ｒ１よりも同一面積で
も大容鼠が得られろ。Also, all of the surface area of one source (or drain) region is
If the electrodes are used as the electrodes constituting the storage capacitor, a larger capacity can be obtained with the same area than the conventional one-transistor memory cell using silicon chips.

なお、情報蓄積用の容１Ｍ、素子の誘１１マ５体な５１
０２膜と他の絶縁膜ｌｒ庁に誘電率の大きい例えばＳｉ
、Ｎ。In addition, the capacity for information storage is 1M, and the element capacity is 11M, 5 pieces, 51
02 film and other insulating films, such as Si, which has a high dielectric constant.
,N.

（ナイトライド）膜との二重層で構成し、ンリコンゲー
トの保護を強化する一方誘電体の誘ＴＩＴ、率を全体と
して従来より太き（（ｓｉ、Ｎ４はＳｉＱ、より誘電率
が数倍大きいから二重層自体の膜片が従来の５ｉＱ２だ
けの場合よりやや厚くプよっても答鼠素子の容量を大き
くなる）することができる。(N4 has a dielectric constant several times larger than that of SiQ). Even if the film piece of the double layer itself is made slightly thicker than the conventional case of only 5iQ2, the capacitance of the device can be increased.

本発明はＩＭＩＳ）ランジスクメモリセル型のＩＩＡ　
Ｍ用ＭＩＳ型半導体装置の製法に広く適用−することが
できる。また、ポリシリコン４どポリシリコン８との間
の容置を下げろため、ＣＶ　Ｄなどのデポジション技術
によるＣＶＩ）絶縁膜の形成をボＩＪ　Ｓ　ｉ　４のデ
ボ後おこないボＩＪ　Ｓ　ｉ　４のエツチング時にＣＶ
Ｄ膜をエッチしてから同一マスクでポＩＪ　Ｓ　ｉ　４
のエツチングをおこなうことも１丁能である。The present invention is an IIA (IMIS) Langisque memory cell type IIA.
It can be widely applied to the manufacturing method of MIS type semiconductor devices for M. In addition, in order to lower the space between the polysilicon 4 and the polysilicon 8, an insulating film (CVI) is formed using a deposition technique such as CVD after the deposition of the IJ S i 4, and etching of the IJ S i 4 is performed. Sometimes CV
After etching the D film, use the same mask to etch Po IJ S i 4
It is also possible to perform etching.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図（ａｌ〜（ｆ）は本発明の一実施例を工程順に示
ず断面図である。第２図（ａｌ−（山は上記実施例にお
ける各］二程の平面図であり、具体的には（ａｊは第１
図（ａ）の平面図、（１））は第１図（１））の平面図
、（ｃｌは第１図（ｄ）の平面図、（ｄ）は第１図（ｒ
）の平面図である。第３１ＸＩ（ａｌ　、　（ｂ）はそ
れぞれ各種実施例におけろメモリアレイの一部（メモリ
セル４個分）を示す平面図で、ｒｌ′、”ｔに右下りの
平行斜線にあたる）Ｘｌ（分は谷Ｍ−素子を構成する電
極領域、右上りの平行斜線にあブころ部分は上−Ｆ間相
互接続用コンタクトホールｆｉｔ（を示す。第３図（ｃ
）はそれぞれに共通するメモリアレイの一部を示す配線
図である。 ］・・・半導体ノ１（−板、２・・・５ｉＱ２膜、３・
・ゲート絶縁膜形成用ＳｉＱ、膜、３ａ・・・ゲート絶
縁膜、４・・・ゲート電極、５・・・ドレイン、６・・
・ソース、７・・・薄い絶縁膜（情報蓄積用各州−素子
の誘電体兼シリコンゲート表面保護膜）、８・・・ソー
ス領域と対向し、情報蓄積用容鼠素子の一方の電極を構
成する配線膜、９・・・」二下配線間相互絶縁用絶縁膜
、１０・・・ドレイン配線用Ａβ膜、１１・・・ゲート
配線用Ａ８膜。 第　　１　　図 第　　１　　図 第　　２　　図 ｒα） 第　　２　　回 第　　２　　図 第　　３　　図Figures 1 (al to f) are cross-sectional views of an embodiment of the present invention, not shown in the order of steps. (aj is the first
(1)) is the plan view of Fig. 1 (1)), (cl is the plan view of Fig. 1 (d), (d) is the plan view of Fig. 1 (r)
) is a plan view of No. 31XI (al, (b) is a plan view showing a part of the memory array (4 memory cells) in various embodiments, respectively. 3 shows the electrode area constituting the valley M-element, and the dotted area shown by parallel diagonal lines on the upper right shows the contact hole fit for interconnection between the upper and F elements.
) is a wiring diagram showing a part of the memory array common to each. ]...Semiconductor No. 1 (-plate, 2...5iQ2 film, 3.
- SiQ for gate insulating film formation, film, 3a... gate insulating film, 4... gate electrode, 5... drain, 6...
・Source, 7...Thin insulating film (dielectric material and silicon gate surface protection film for the information storage device), 8... Opposed to the source region, forming one electrode of the information storage device 9... Insulating film for mutual insulation between two lower wirings, 10... Aβ film for drain wiring, 11... A8 film for gate wiring. Figure 1 Figure 1 Figure 2 Figure 2 rα) 2nd Figure 2 Figure 3

Claims (1)

【特許請求の範囲】 そのドレイン領域がドレイン配線用導電膜に結合されそ
のゲート型棒がゲート配線用導電膜に結合され半導体能
動領域」二に形成された八・１１　Ｓ　ｌ・ランジスタ
と、上記ＭＩＳ）ランジスタのソース領１或に結合され
た１１〒報蓄精用容量とをもつＭＩ　Ｓ半導体装置であ
って、上記情報蓄積用容量は上記Ｎｌｌ５Ｉ・ランジス
タのソース領域に連らなろ半導体領域とその一日℃絶縁
膜を介して形成された存Ｍ−形成電極とを持ち、上記容
量形成型棒と上記ドレイン配線用導電膜とは上記半導体
能動領域上において互いに平行に延長され、かつ上記ゲ
−１・配線用心７］Ｔ、膜は上記容」−形成電極及び上
記ドレイン配線用導電膜と交差−句一石方向に延長され
−〔プエろことをＣ１を徴どするＭ　Ｉ　Ｓ型庁導体装
置。[Claims] An 8.11 S l transistor whose drain region is bonded to a conductive film for drain wiring and whose gate type rod is bonded to the conductive film for gate wiring and is formed in a semiconductor active region, and the above-mentioned MIS) A MIS semiconductor device having an information storage capacitor coupled to a source region 1 of a transistor (MIS), wherein the information storage capacitor has a semiconductor region connected to the source region of the transistor The capacitance forming rod and the drain wiring conductive film extend parallel to each other on the semiconductor active region, and the capacitor forming rod and the drain wiring conductive film extend parallel to each other on the semiconductor active region. -1. Wiring Precautions 7] T, the film has the above-mentioned capacity - intersects with the forming electrode and the above-mentioned conductive film for drain wiring - extends in the direction of the line - [M I S type conductor with Puero and C1. Device.