JPS5923523A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
この発明は半導体装置、具体的にはウニハフ0ロセス後
の半導体ウェハに関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application This invention relates to semiconductor devices, and specifically to semiconductor wafers after a UniHaf zero process.
背景技術とその問題点
例えば多層配線構造の素子でも精細密度化及び電気的特
性の安定化が要請される。そして電気的タエツチイング
する場合には、下がわの導電1体層が異常放電し、溶は
出すことがある。そして、このため、ウェハ全面に導電
体が再付着することがある。これが不良品や信頼性の低
下を招来することとなる。BACKGROUND TECHNOLOGY AND PROBLEMS For example, even in devices with a multilayer wiring structure, higher precision and more stable electrical characteristics are required. When electrically touching, the underlying conductive single layer may generate abnormal discharge and melt. As a result, the conductor may be re-attached to the entire surface of the wafer. This results in defective products and reduced reliability.
即ち多層配線構造の素子は、例えば第1図に示すように
半導体基体例えばP型シリコン基体(1)に第1の絶縁
膜例えば第1のSIO□膜(2)を被着し、その上に第
1の導電体層例えばポリシリコン層(3)を選択的に形
成する。このポリシリコン層(3)の上に第2の絶縁膜
例えば第2の5102膜(4)を被着し、この8102
膜(4)の上に第2の導体層例えばアルミニウム層(5
)を形成する。このアルミニウム層(5)の上には絶縁
膜例えば5IO2膜(6)が形成される。That is, an element with a multilayer wiring structure is constructed by depositing a first insulating film, such as a first SIO□ film (2), on a semiconductor substrate, such as a P-type silicon substrate (1), as shown in FIG. A first conductor layer, for example a polysilicon layer (3), is selectively formed. A second insulating film, for example, a second 5102 film (4) is deposited on this polysilicon layer (3), and this 8102
A second conductor layer, for example an aluminum layer (5), is placed on top of the membrane (4).
) to form. An insulating film, such as a 5IO2 film (6), is formed on this aluminum layer (5).
このような構成では第2の導体層例えばアルミニウム層
(4)を被着する際に、電気的接続を確実にする要請か
ら、その被着直前にポリシリコン層(3)を逆スパツタ
エツチングするのである。そしてこの後スノ!ツタ蒸着
を行って上述アルミニウム層(5)を被着する。尚(7
)はドレイン、ソースを48成する拡散層である。In such a structure, when depositing the second conductive layer, for example, the aluminum layer (4), the polysilicon layer (3) is reverse sputter etched immediately before depositing the second conductive layer, for example, to ensure electrical connection. It is. And after this, Snow! The aluminum layer (5) described above is deposited by ivy deposition. Nao (7
) is a diffusion layer forming the drain and source.
他方、以上の多層配線構造の素子においても最近ステラ
フ0・アンド・リピート方式で露光を行うことが多くな
ってきた。これは近年デバイスの精細密度化が要求され
、このような場合には露光レンズの収差から周縁部の解
像度が問題となり、中火部と周縁部でデバイスの特性の
バラツキが生じるからである。又VL8 I等チップサ
イズが大きなデパ゛イスが多くなってきたことにもよる
。On the other hand, in recent years, exposure has been increasingly performed using the Stellar 0-and-repeat method even in devices having the above-mentioned multilayer wiring structure. This is because in recent years, devices have been required to be more precise and denser, and in such cases, the aberrations of the exposure lens pose a problem in resolution at the periphery, resulting in variations in device characteristics between the middle heat section and the periphery. This is also due to the increasing number of devices with large chip sizes such as VL8 I.
しかも高解像度化を図る上で1はポジ形のホトレジスト
が有いられ、上述ステップ・アンド・リピート方式の露
光では、第2図に示すウェハ0→のうちチソグα0付近
をはずれた部分、即ち故点で示す1関縁部0カには露光
が行われず、このため周縁部0])では絶縁膜や導電体
層がそのまま残ってしまう。Moreover, in order to achieve high resolution, positive photoresist 1 is required, and in the step-and-repeat exposure method described above, the part of wafer 0→ shown in FIG. Exposure is not performed on the 1-related area 0 indicated by a dot, and therefore the insulating film and conductor layer remain as they are on the peripheral area 0).
第3図に拡大して示すようにスクライブジイン0→は例
えば100μ+11の幅を有し、このスクシ・イブライ
ンa+には後のスクライプ工程の関係で絶縁膜及び導電
膜が形成されていない。このため、周縁部α力に残され
た導電体層はシリコン基体に対してフローティング電極
となってしまう。As shown in an enlarged view in FIG. 3, the scribe line 0→ has a width of, for example, 100μ+11, and no insulating film or conductive film is formed on this scribe line a+ due to the subsequent scribing process. For this reason, the conductor layer left on the peripheral edge α force becomes a floating electrode with respect to the silicon substrate.
そして上述のように導電体層の蒸着の前処理として逆ス
バツタエツヂングを行うと強電界が形成され、フローテ
ィング電極領域で異常放電を起こす傾向がある。そして
この異常放電によシフo −ティング電極が溶は出しウ
ニノ)全体に再刊着するのである。このような異常放電
は特にウニノ・の周縁部即ち上述i2図に散点で示す周
縁部α])K集中して起とシ、前に延べた通シの不良品
の増加や信頼性の低下を招来していたのである。As described above, when reverse sputter etching is performed as a pretreatment for vapor deposition of a conductor layer, a strong electric field is formed, which tends to cause abnormal discharge in the floating electrode region. This abnormal discharge causes the sifting electrode to melt and re-deposit on the entire surface. Such abnormal discharge occurs particularly at the periphery of the unit, that is, the periphery α shown as scattered dots in Fig. He was inviting the people.
勿論、周縁部αりのフローティング電極は後にマスク合
せ工程やエツチング工程を行うことによシ除去すること
ができる。しかし、このようにすると工程が増えてしま
う。又歩留シも劣化する。Of course, the floating electrode on the peripheral edge part α can be removed later by performing a mask alignment process or an etching process. However, doing so will increase the number of steps. Moreover, the yield rate also deteriorates.
発明の目的
この発明は以上のような事情を考慮してなされたもので
あシ、工程を増加させることなく、周縁部の70−ティ
ングをなくすようにすることを目的としている。Purpose of the Invention The present invention has been made in consideration of the above circumstances, and an object of the present invention is to eliminate the 70-ting at the peripheral edge without increasing the number of steps.
発明の概要
この発明では、このような目的を達成するために、周縁
部に残された導電体層を半導体基体に直接接続するよう
にしている。このような半導体装置では逆スパツタエツ
チング時に異常放電がなくなり、信頼性や歩留シが向上
する。しかも工程を増加することがない。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention connects the conductive layer left at the peripheral edge directly to the semiconductor substrate. Such a semiconductor device eliminates abnormal discharge during reverse sputter etching, improving reliability and yield. Moreover, there is no need to increase the number of processes.
実施例
以下、この発明の一実施例について第4図及び第5図を
参照しながら説明しよう。EXAMPLE Hereinafter, an example of the present invention will be described with reference to FIGS. 4 and 5.
第4図は本例半導体装置の一部を示し、この図において
、ウェハQ])上には複数のチップデバイスQノが形成
されている。この半導体装置で導体層即ち後に述べるぼ
りシリコン層い十及び第1のアルミニウム層(ハ)を選
択被着(選択的な除去)する際のマスクは一点鎖線で示
す領域をカバ〜するものとする。即ち正方形のチップデ
バイス(イ)を若干はみ出たものとする。そしてポリシ
リコン層(ト)や第するようにしておく。即ちこの領域
に露光が行われないようにする。FIG. 4 shows a part of the semiconductor device of this example, and in this figure, a plurality of chip devices Q are formed on a wafer Q. In this semiconductor device, the mask for selectively depositing (selectively removing) the conductor layer, that is, the silicon layer (1) and the first aluminum layer (C) to be described later, shall cover the area indicated by the dashed-dotted line. . That is, assume that the square chip device (a) is slightly protruded. Then, the polysilicon layer (g) and the polysilicon layer (g) are formed. That is, this area is prevented from being exposed to light.
第5図は上述第4図の■−■紳に沿う断面を示し、この
図において半導体基体例えばP型のシリコン基体い9の
上に第1の絶縁膜(ケ゛−ト絶縁膜)例えば5IO2膜
(ハ)が被着され、その上に第1の導電体層例えばポリ
シリコン層(ハ)が形成されている。FIG. 5 shows a cross section taken along the line 1--2 in FIG. (c) is deposited, and a first conductor layer, such as a polysilicon layer (c), is formed thereon.
このテリシリコン層(ハ)の上には第2の絶縁層例えば
リンガラス層(ロ)が被着されこのリンガラス層に、)
の上に第2の導電米層例えば第1のアルミニウム層(2
Gが選択被着される。そしてこの第1のアルミニウムJ
@(ハ)の上に例えば5I02膜(ハ)が形成され、こ
の上に図示しない第2のアルミニウム層が形成される。A second insulating layer, such as a phosphor glass layer (b), is deposited on the terisilicon layer (c).
A second conductive layer such as a first aluminum layer (2
G is selectively deposited. And this first aluminum J
For example, a 5I02 film (c) is formed on the @(c), and a second aluminum layer (not shown) is formed thereon.
図から明らかなようにポリシリコン層(ハ)及び第1の
アルミニウム層(ハ)はスクライプライン領域Sにおい
て下方にハンギングするようになっており、それぞれシ
リコン基体(ハ)に直接結合されるようになっている。As is clear from the figure, the polysilicon layer (c) and the first aluminum layer (c) hang downward in the scribe line region S, and are directly bonded to the silicon substrate (c). It has become.
このハンギング部を(23n) 、 (24u)とする
。Let these hanging parts be (23n) and (24u).
尚(ハ)は拡散領域を示す。Note that (c) indicates the diffusion region.
このような構成においては、第1のアルミニウム層Q→
及び第2のアルミニウム層(図示路)をスパッタリング
で蒸着する際に、何んら不都合が生じない。即ち第1の
アルミニウム層に)を選択被着する際には、この第1の
アルミニウム層(ハ)を被着する直前でポリシリコン層
(ト)を逆スノヤツタエツチイングする。然しなからポ
リシリコン層(財)はノ・ンギング部(23a)によ#
)直接シリコン基体いやに接続されているので、フロー
ティング状態でなくなっており、このためこの、1q
IJシリコン層(社)で異常放電が起ることがなく、こ
のためポリシリコン層(財)の再7jポジツトという現
象が起らないのである。In such a configuration, the first aluminum layer Q→
There are no disadvantages when depositing the second aluminum layer (as shown) by sputtering. That is, when selectively depositing the first aluminum layer (c), the polysilicon layer (g) is reversely etched just before depositing the first aluminum layer (c). However, the polysilicon layer is exposed to the non-ringing part (23a).
) Since it is directly connected to the silicon substrate, it is no longer in a floating state, and therefore, this 1q
Abnormal discharge does not occur in the IJ silicon layer, and therefore the phenomenon of re-silicon deposits on the polysilicon layer does not occur.
同様に第2のアルミニウム層を選択被着する直前に第1
のアルミニウム層(ハ)を逆スノソツタエッチングして
も、ノ・ンギング部(24a)によシ第1のアルミニウ
ム層(ハ)がシリコン基体(ハ)と接続されているので
、同様に第1のアルミニウム層(ハ)が再ヂデ71?ジ
ットするということが回避される。Similarly, the first aluminum layer is selectively deposited immediately before the second aluminum layer is selectively deposited.
Even if the aluminum layer (c) is reversely etched, the first aluminum layer (c) is connected to the silicon substrate (c) through the grooved portion (24a), so the first aluminum layer (c) is also connected to the silicon substrate (c). Is the aluminum layer (c) redided71? jitter is avoided.
尚チップデバイス(イ)側の71ンギング部(23a)
(24a)はチップデバイスe4の縁がスクライプダメ
ーノを受けることを防止する。このためスクライブライ
ン側に準位が形成されることがなく、チップデバイス勾
の電気的特性に悪影響を力えることがなくなる。In addition, the 71 ringing part (23a) on the chip device (A) side
(24a) prevents the edge of the chip device e4 from receiving the scribe damage. Therefore, a level is not formed on the scribe line side, and the electrical characteristics of the chip device are not adversely affected.
以上のよう姉構成された半導体装置は後にスクラブ等の
組み立てプロセスに移行して半導体装置として製造され
ていく。The semiconductor device configured as described above is later transferred to an assembly process such as scrubbing and manufactured as a semiconductor device.
発明の効果
以上述べたようにこの発明によればウェハ周縁部の導電
1体層を半導体基体に接続するようにしているので電気
的接続を確実に行うために逆スノヤツタエッチングを行
っても異常放電を起すことがなく、このため導電体層の
再デポジットに伴う不良品の増加や信頼性の低下を回避
することができる。Effects of the Invention As described above, according to the present invention, the single conductive layer at the periphery of the wafer is connected to the semiconductor substrate. No discharge occurs, and therefore it is possible to avoid an increase in the number of defective products and a decrease in reliability due to redepositing of the conductor layer.
しかも工程を何んら増加することがない。Moreover, there is no increase in the number of processes.
第1図は従来例を示す断面図、第2図は同様の平面図、
第3図は同様の拡大平面図、第4図はこの発明の一部を
示す平面図、第5図は第4図のV−Viに沿う断面図で
ある。
Qカはウニ・・、翰はチツプデ・々イス、(ロ)はポリ
シリコン層、(ハ)は第1のアルミニウム層、(ハ)は
シリコン基体である。Fig. 1 is a sectional view showing a conventional example, Fig. 2 is a similar plan view,
3 is a similar enlarged plan view, FIG. 4 is a plan view showing a part of the invention, and FIG. 5 is a sectional view taken along the line V-Vi in FIG. 4. Q is a sea urchin, the ridge is a chip, (b) is a polysilicon layer, (c) is a first aluminum layer, and (c) is a silicon substrate.
Claims (1)
パターンが所定単位をもって周期的に形成され、且つ上
記半導体基板の周縁部において上記第1の/ぐターンと
異なる第2のノ!ターンの導電体層が形成される半導体
装置において、上記第2のパターンが第、1のパターン
の縁辺近傍において上記半導体基板と電気的圧接続され
るようにしたことを特徴とする半導体装置。A first pattern of a conductor layer is periodically formed on one main surface of the semiconductor substrate with an insulating layer interposed therebetween, and a second pattern different from the first pattern is formed on the peripheral edge of the semiconductor substrate. of! 1. A semiconductor device in which a turn conductor layer is formed, wherein the second pattern is electrically pressure-connected to the semiconductor substrate near an edge of the first pattern.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13412282A JPS5923523A (en) | 1982-07-30 | 1982-07-30 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13412282A JPS5923523A (en) | 1982-07-30 | 1982-07-30 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5923523A true JPS5923523A (en) | 1984-02-07 |
Family
ID=15120975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13412282A Pending JPS5923523A (en) | 1982-07-30 | 1982-07-30 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5923523A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0880509A (en) * | 1994-09-13 | 1996-03-26 | C K S Chiyuuki:Kk | Two-stage treatment type ring barker |
-
1982
- 1982-07-30 JP JP13412282A patent/JPS5923523A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0880509A (en) * | 1994-09-13 | 1996-03-26 | C K S Chiyuuki:Kk | Two-stage treatment type ring barker |
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