JPS59225450A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS59225450A JPS59225450A JP9886283A JP9886283A JPS59225450A JP S59225450 A JPS59225450 A JP S59225450A JP 9886283 A JP9886283 A JP 9886283A JP 9886283 A JP9886283 A JP 9886283A JP S59225450 A JPS59225450 A JP S59225450A
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- instruction
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はマイクロプログラム制御装置に関するものであ
る。
る。
従来、この種のマイクロプログラム制御装置は実行する
ソフトウェア命令の命令コードでソフトウェア命令実行
のためのマイク、口命令の開始アドレスを5得て、それ
以降の実行のマイクロステップのアドレスはマイクロ命
令語内で定義され1分岐が必要な場合はマイクロ命令語
内の分岐フィールドを使用している。実行するソフトウ
ェア命令はマイクロステップで見れば、あるいくつかの
マイクロステップのグループをいくつか実行することで
遂行される。例えばオペランドのアドレス計算はいくつ
かの命令で同じ動作であり、演算の動作が加算か減算7
3)であり、演算の結果を内部のレジスタに格納する場
合と記憶装置f(例えば主記憶装りに格納する場合とが
ある。このように各マイクロ命令のいくつかのグループ
を遂行することでソフトウェア命令が実行されるが、こ
のマイクロ命令のグループ間の分岐はマイクロ命令語内
の分岐フィ」ルドを使用することにより行なわれる。
ソフトウェア命令の命令コードでソフトウェア命令実行
のためのマイク、口命令の開始アドレスを5得て、それ
以降の実行のマイクロステップのアドレスはマイクロ命
令語内で定義され1分岐が必要な場合はマイクロ命令語
内の分岐フィールドを使用している。実行するソフトウ
ェア命令はマイクロステップで見れば、あるいくつかの
マイクロステップのグループをいくつか実行することで
遂行される。例えばオペランドのアドレス計算はいくつ
かの命令で同じ動作であり、演算の動作が加算か減算7
3)であり、演算の結果を内部のレジスタに格納する場
合と記憶装置f(例えば主記憶装りに格納する場合とが
ある。このように各マイクロ命令のいくつかのグループ
を遂行することでソフトウェア命令が実行されるが、こ
のマイクロ命令のグループ間の分岐はマイクロ命令語内
の分岐フィ」ルドを使用することにより行なわれる。
一般にマイクロ命令語を記憶している記憶部はかなりの
大容量のワード数とワード当りのビット数を有している
。従って妄イクロ命令語内の分岐フィールドを他の定義
と重ねて定義しても分岐する場合は他の定義として使用
できないという欠点があった。
大容量のワード数とワード当りのビット数を有している
。従って妄イクロ命令語内の分岐フィールドを他の定義
と重ねて定義しても分岐する場合は他の定義として使用
できないという欠点があった。
本発明の目的は、実行するソフトウェア命令当り複数の
マイクロステップグループの各々の開始アドレスをマイ
クロ命令アドレス記憶部に記憶し。
マイクロステップグループの各々の開始アドレスをマイ
クロ命令アドレス記憶部に記憶し。
順次このマイクロ命令アドレス記憶部をアクセスし、開
始アドレスを得るようにすることにより。
始アドレスを得るようにすることにより。
上記欠点を除去しマイクロ命令語内の分岐フィールドの
使用を少なくシ、マイクロ命令語内のビット定義が常に
できるだけ有効となるようにしたマイクロプログラム制
御装置を提供することにある。
使用を少なくシ、マイクロ命令語内のビット定義が常に
できるだけ有効となるようにしたマイクロプログラム制
御装置を提供することにある。
本発明によるとソフトウェア命令の命令コードを格納す
る第1のレジスタと、ソフトウェア命令を実行するため
ソフトウェア命令当り複数のグループよりなるマイクロ
命令の各々の開始アドレスとソフトウェア命令当り記憶
している開始アドレスの最後の開始アドレスであること
を示す制御ビットを記憶する第1の記憶部と、該第1の
記憶部の出力を格納する第2のレジスタと、マイクロ命
令語を記憶している第2の記憶部と、該第2の記憶部の
出力を格納する第3のレジスタと、前記第2の記憶部の
アドレスを格納する第4のレジスタと、該第4のレジス
タに前記第2の記憶部のアドレスを供給する第1のスイ
ッチと、前記第2の記憶部出力により指示された時カウ
ントアツプし前記第1の記憶部の出力の制御ビットによ
り最後のスするアドレス手段を含むことを特徴とするマ
イクロプログラム制御装置が得られる。
る第1のレジスタと、ソフトウェア命令を実行するため
ソフトウェア命令当り複数のグループよりなるマイクロ
命令の各々の開始アドレスとソフトウェア命令当り記憶
している開始アドレスの最後の開始アドレスであること
を示す制御ビットを記憶する第1の記憶部と、該第1の
記憶部の出力を格納する第2のレジスタと、マイクロ命
令語を記憶している第2の記憶部と、該第2の記憶部の
出力を格納する第3のレジスタと、前記第2の記憶部の
アドレスを格納する第4のレジスタと、該第4のレジス
タに前記第2の記憶部のアドレスを供給する第1のスイ
ッチと、前記第2の記憶部出力により指示された時カウ
ントアツプし前記第1の記憶部の出力の制御ビットによ
り最後のスするアドレス手段を含むことを特徴とするマ
イクロプログラム制御装置が得られる。
する。・ ・
第1図は本発明のマイクロプログラム制御装置の一実施
例中のマイクロ命令アドレス生成部を示すブロック図で
ある。1は実行するソフトウェア命令の命令コード部を
格納している命令コードレジスタ0PR(第1のレジス
タ)%2は実行するソフトウェア命令に対し複数のマイ
クロ命令のグループの各先頭アドレス情報と、ソフトウ
ェア命令の実行のマイクロ命令グループの最後のグルー
プであることを示す制御情報とを記憶しているマイクロ
命令アドレス記憶部PF(第1の記憶部)、3は前記マ
イクロ命令アドレス記憶部2の出力を格納するアドレス
記憶部レジスタPFR(第2のレジスタ)、4はマイク
ロ命令語を記憶している制御記憶部C8(第2の記憶部
)、5は前記制御記憶部4の出力を格納する制御記憶部
レジスタcsm3のレジスタ)であり、この出力がマイ
クロプログラム制御装置のデータバス系統に分配され、
各ステップの動作が指示される。
例中のマイクロ命令アドレス生成部を示すブロック図で
ある。1は実行するソフトウェア命令の命令コード部を
格納している命令コードレジスタ0PR(第1のレジス
タ)%2は実行するソフトウェア命令に対し複数のマイ
クロ命令のグループの各先頭アドレス情報と、ソフトウ
ェア命令の実行のマイクロ命令グループの最後のグルー
プであることを示す制御情報とを記憶しているマイクロ
命令アドレス記憶部PF(第1の記憶部)、3は前記マ
イクロ命令アドレス記憶部2の出力を格納するアドレス
記憶部レジスタPFR(第2のレジスタ)、4はマイク
ロ命令語を記憶している制御記憶部C8(第2の記憶部
)、5は前記制御記憶部4の出力を格納する制御記憶部
レジスタcsm3のレジスタ)であり、この出力がマイ
クロプログラム制御装置のデータバス系統に分配され、
各ステップの動作が指示される。
6は前記制御記憶部4のアドレスを格納する制御記憶ア
ドレスレジスタC8A(第4のレジスタ)。
ドレスレジスタC8A(第4のレジスタ)。
7は該制御記憶アドレスレジスタ6に梱々のアドレス源
からのアドレスをアドレス制御回路8の下に選択するス
イッチ回路C3A−8W、9は制御記憶アドレスレジス
タ6の内容に+1する加算器N人、10は加算器9の出
力を制御記憶部4で指示された時格納するリターンアド
レスレジスタRAR,11は制御記憶アドレスレジスタ
6の内容に制御記憶レジスタ5のスキップ定数を加算す
る加算器8KP、12はマイクロ命令アドレス記憶部2
の制御情報が最後のグループであることを示す時クリヤ
され、制御記憶部4の出力で指示された時カウントアツ
プするカウンタCNT、13はマイクロ命令アドレス記
憶部2のアドレスを供給するため命令フードレジスタ1
とカウンタ12を結合させたPFアドレススイッチ/P
F8W/である。
からのアドレスをアドレス制御回路8の下に選択するス
イッチ回路C3A−8W、9は制御記憶アドレスレジス
タ6の内容に+1する加算器N人、10は加算器9の出
力を制御記憶部4で指示された時格納するリターンアド
レスレジスタRAR,11は制御記憶アドレスレジスタ
6の内容に制御記憶レジスタ5のスキップ定数を加算す
る加算器8KP、12はマイクロ命令アドレス記憶部2
の制御情報が最後のグループであることを示す時クリヤ
され、制御記憶部4の出力で指示された時カウントアツ
プするカウンタCNT、13はマイクロ命令アドレス記
憶部2のアドレスを供給するため命令フードレジスタ1
とカウンタ12を結合させたPFアドレススイッチ/P
F8W/である。
第2図は第1図の制御記憶部4に記憶されているマイク
ロ命令語を示すものであり、ビット0は第1図のリター
ンアドレスレジスタRARIOK加算器9の出力を格納
する指示ビット、ビット1は5KIP指示を示しビット
5以降中の8KIP条件を満たす時第1図のスイッチ7
のポジション4を選択することを指示するビット、ビッ
ト24捧BRANCHすることを指示しビット5以降の
BRANCH定数で指示されたアドレスのマイクロ命令
語t−次に実行することを指示する。ビット3及び4は
100”の値の時は第1図のスイッチ7のポジション0
のNAを、′01”の時はポジションlのRABを、”
10”及び11”の時はポジション3のPF小出力選択
することを指示する。これらのビットは第1図の制御記
憶部4の出力をアドレス制御回路8に入力し、演算部等
からの5KIPOK条件。
ロ命令語を示すものであり、ビット0は第1図のリター
ンアドレスレジスタRARIOK加算器9の出力を格納
する指示ビット、ビット1は5KIP指示を示しビット
5以降中の8KIP条件を満たす時第1図のスイッチ7
のポジション4を選択することを指示するビット、ビッ
ト24捧BRANCHすることを指示しビット5以降の
BRANCH定数で指示されたアドレスのマイクロ命令
語t−次に実行することを指示する。ビット3及び4は
100”の値の時は第1図のスイッチ7のポジション0
のNAを、′01”の時はポジションlのRABを、”
10”及び11”の時はポジション3のPF小出力選択
することを指示する。これらのビットは第1図の制御記
憶部4の出力をアドレス制御回路8に入力し、演算部等
からの5KIPOK条件。
例外発生等の外部条件と共に前記制御回路8でスイッチ
7のポジションが選択され、それが巣1図の制御記憶ア
ドレスレジスタ6に格納される。
7のポジションが選択され、それが巣1図の制御記憶ア
ドレスレジスタ6に格納される。
第3図はある@A”というソフトウェア命令の実行ステ
ップを示したものであり、第1図の制御記憶部4に格納
されている”100”及び’101”の尋イクロ命令語
はT命令のオペランドのアドレス計算とデータ準備のス
テップであり% ′″300”。
ップを示したものであり、第1図の制御記憶部4に格納
されている”100”及び’101”の尋イクロ命令語
はT命令のオペランドのアドレス計算とデータ準備のス
テップであり% ′″300”。
’301’は演算実行ステップであり、 @500”。
”501’は演算格納ステップであり、これらの6つの
マイクロステップを実行することによりソフトウェア命
令1人”が遂行される。この様に′A”命令は3つのマ
イクロ命令のグループで実行される。
マイクロステップを実行することによりソフトウェア命
令1人”が遂行される。この様に′A”命令は3つのマ
イクロ命令のグループで実行される。
この3マイクロ命令のグループの各先頭アドレス”10
0″、””300″、’500″500″う情報を第1
図のマイクロ命令アドレス記憶部2に格納することによ
り、マイクロ命令語内のBRANCH定数の使用を少な
くしそのフィールドを別の目的に使用できる。
0″、””300″、’500″500″う情報を第1
図のマイクロ命令アドレス記憶部2に格納することによ
り、マイクロ命令語内のBRANCH定数の使用を少な
くしそのフィールドを別の目的に使用できる。
第4図はソフトウェア命令″′Anの実行時のマイクロ
命令グループの先頭アドレスの選択手段を示した図であ
る。at人”命令の命令コードを”050’と仮iする
と、1”命令の1つ前の命令実行の最終マイクロ命令語
のビット3,4は@11”を示す。
命令グループの先頭アドレスの選択手段を示した図であ
る。at人”命令の命令コードを”050’と仮iする
と、1”命令の1つ前の命令実行の最終マイクロ命令語
のビット3,4は@11”を示す。
この時カウンタ12はO”であり、従って第4図に示す
如くアドレススイッチ13は”ooso”の値となり、
これがマイクロ命令アドレス記憶部2のアドレスとなる
。該マイクロ命令アドレス記憶部2の”0050”のエ
ントリーの内容は′A”命令の第1のマイクロステップ
の先頭アドレス“100 ”が格納されており、この’
100”が第1図のスイッチ7を経て制御記憶アドレス
レジスタ6に格納され、制御記憶部4のエンド!J−’
100”がアクセスされる。この時間でカウンタ12は
“l”カウントアツプされる。
如くアドレススイッチ13は”ooso”の値となり、
これがマイクロ命令アドレス記憶部2のアドレスとなる
。該マイクロ命令アドレス記憶部2の”0050”のエ
ントリーの内容は′A”命令の第1のマイクロステップ
の先頭アドレス“100 ”が格納されており、この’
100”が第1図のスイッチ7を経て制御記憶アドレス
レジスタ6に格納され、制御記憶部4のエンド!J−’
100”がアクセスされる。この時間でカウンタ12は
“l”カウントアツプされる。
制御記憶部4のエントリー1100”のビット3゜4は
@00”を示しており、NATなわち”101”が制御
記憶アドレスレジスタ6に格納される。エントリー″″
101’の制御記憶部40マイクロ命令語のビット3.
4がlO”を示している時、マイているため′300”
が出力されており、これが制御記憶アドレスレジスタ6
に入る。すなわち1人”命令のマイクロ命令グループの
第2グループの先頭アドレスを得たことになる。この時
カウンタ12も@l#カウントアツプされ″2”となる
。第3のグループの先頭アドレスを得る手段も上記と同
様である。
@00”を示しており、NATなわち”101”が制御
記憶アドレスレジスタ6に格納される。エントリー″″
101’の制御記憶部40マイクロ命令語のビット3.
4がlO”を示している時、マイているため′300”
が出力されており、これが制御記憶アドレスレジスタ6
に入る。すなわち1人”命令のマイクロ命令グループの
第2グループの先頭アドレスを得たことになる。この時
カウンタ12も@l#カウントアツプされ″2”となる
。第3のグループの先頭アドレスを得る手段も上記と同
様である。
第3の先頭グループを得た時、制御情報はすなわちr”
命令の最後のグループであることを示すため11”とな
っている。この時はカウンタ12をクリヤし′0”とし
MA#命令に続(命令の実行準備に入る。第5図は第
3図に示したマイクロステップのタイムチャートを示し
た図で左側の符号は第1図中の符号に対応する。
命令の最後のグループであることを示すため11”とな
っている。この時はカウンタ12をクリヤし′0”とし
MA#命令に続(命令の実行準備に入る。第5図は第
3図に示したマイクロステップのタイムチャートを示し
た図で左側の符号は第1図中の符号に対応する。
本発明は以上説明した如く、ソフトウェア命令を実行す
るための複数のマイクロ命令語のグルーブの先頭アドレ
スをマイクロ命令アドレス記憶部より与えるよう構成す
ることによりマイクロ命令語内の分岐定数フィールド使
用を極力少なくでき性能の向上が図れるという効果があ
る。
るための複数のマイクロ命令語のグルーブの先頭アドレ
スをマイクロ命令アドレス記憶部より与えるよう構成す
ることによりマイクロ命令語内の分岐定数フィールド使
用を極力少なくでき性能の向上が図れるという効果があ
る。
M1図は本発明の一実施例中のマイクロ命令アドレス生
成部を示すブロック図、第2図は第1図の制御記憶部に
記憶されているマイクロ命令語の形入を示す図、第3図
はあるソフトウェア命令の実行ステップを示す図、第4
図は第3図のソフトウェア命令色実行する際の各マイク
ロ命令のグループの先頭アドレスを得るための手順を示
した図。 第5図は第3図のソフトウェア命令実行時のタイムチャ
ートを示すもので、ある。 1・・・・・・命令コードレジスタ′(OPB)、2・
・・・・・マイクロ命令アドレス記憶部(PF)、3・
・・・・・アドレス記憶部レジスタ(PFR)、4・・
・・・・制御記憶1部(CS)%5・・・・・・制御記
憶レジスタ(CAB)。 6・・・・・・制御記憶アドレスレジスタ(C8A)、
7・・・・・・スイッチ回路(C3A−8”V%’ )
、 8・・間アドレス制御回路、9・・・・・・加算
器(NA)、10・・曲リターンアドレスレジスタ(R
AR)、11・・回加算器(SKP)、12・・・・・
・カウンタ(cNT)、13・・・・・・PPアドレス
スイッチ(PFSW)。 −C−−〜−NA al−−−−RAR 10−−−ε夙 II −−−38 警Zい )P3回
成部を示すブロック図、第2図は第1図の制御記憶部に
記憶されているマイクロ命令語の形入を示す図、第3図
はあるソフトウェア命令の実行ステップを示す図、第4
図は第3図のソフトウェア命令色実行する際の各マイク
ロ命令のグループの先頭アドレスを得るための手順を示
した図。 第5図は第3図のソフトウェア命令実行時のタイムチャ
ートを示すもので、ある。 1・・・・・・命令コードレジスタ′(OPB)、2・
・・・・・マイクロ命令アドレス記憶部(PF)、3・
・・・・・アドレス記憶部レジスタ(PFR)、4・・
・・・・制御記憶1部(CS)%5・・・・・・制御記
憶レジスタ(CAB)。 6・・・・・・制御記憶アドレスレジスタ(C8A)、
7・・・・・・スイッチ回路(C3A−8”V%’ )
、 8・・間アドレス制御回路、9・・・・・・加算
器(NA)、10・・曲リターンアドレスレジスタ(R
AR)、11・・回加算器(SKP)、12・・・・・
・カウンタ(cNT)、13・・・・・・PPアドレス
スイッチ(PFSW)。 −C−−〜−NA al−−−−RAR 10−−−ε夙 II −−−38 警Zい )P3回
Claims (1)
- ソフトウェア命令の命令コードを格納する第1のレジス
タと、ソフトウェア命令を実行するためソフトウェア命
令当り複数のグループよりなるマイクロ命令の各々の開
始アドレスとソフトウェア命令当り記憶している開始ア
ドレスの最後の開始アドレスであることを示す制御ビッ
トを記憶する第1の記憶部と、該第1の記憶部の出力を
格納する第2のレジスタと、マイクロ命令語を記憶して
いる第2の記憶部と、該第2の記憶部の出力を格納する
第3のレジスタと、前記第2の記憶部のアドレスを格納
する第4のレジスタと、該第4のレジスタに前記第2の
記憶部のアドレスを供給する第1のスイッチと、前記第
2の記憶部出力により指示された時カウントアツプし前
記第1の記憶部の出力の制御ビットにより最後の開始ア
ドレスで手段を含むことを特徴とするマイクロプログラ
ム制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9886283A JPS59225450A (ja) | 1983-06-03 | 1983-06-03 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9886283A JPS59225450A (ja) | 1983-06-03 | 1983-06-03 | マイクロプログラム制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59225450A true JPS59225450A (ja) | 1984-12-18 |
Family
ID=14231019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9886283A Pending JPS59225450A (ja) | 1983-06-03 | 1983-06-03 | マイクロプログラム制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59225450A (ja) |
-
1983
- 1983-06-03 JP JP9886283A patent/JPS59225450A/ja active Pending
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