JPS59219960A - ラテラル型トランジスタ - Google Patents
ラテラル型トランジスタInfo
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- JPS59219960A JPS59219960A JP9649883A JP9649883A JPS59219960A JP S59219960 A JPS59219960 A JP S59219960A JP 9649883 A JP9649883 A JP 9649883A JP 9649883 A JP9649883 A JP 9649883A JP S59219960 A JPS59219960 A JP S59219960A
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- JP
- Japan
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- hfe
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- emitter
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Links
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はラテラル型トランジスタ、特に半導体集積回路
に組み込むラテラル型トランジスタの改良に関する。
に組み込むラテラル型トランジスタの改良に関する。
（ロ）従来技術
第１図に従来のラテラル型トランジスタの上面図を示す
。（１）はＰ型半導体基板上に積層されたＮ型エピタキ
ンヤル層を島状にＰＮ分離されて形成される島領域であ
り、ラテラル型トランジスタのベース領域となる。（２
）はＰ十型のエミッタ領域、（３）はど型のコレクタ領
域であり、コレクタ領域（３）はエミッタ領域（２）よ
り一定間隔だけ離間せしめリング状に囲んでいる。（４
）はベース領域（１）にオーミクク接触を得るためのＮ
＋型のコンタクト領域である。
。（１）はＰ型半導体基板上に積層されたＮ型エピタキ
ンヤル層を島状にＰＮ分離されて形成される島領域であ
り、ラテラル型トランジスタのベース領域となる。（２
）はＰ十型のエミッタ領域、（３）はど型のコレクタ領
域であり、コレクタ領域（３）はエミッタ領域（２）よ
り一定間隔だけ離間せしめリング状に囲んでいる。（４
）はベース領域（１）にオーミクク接触を得るためのＮ
＋型のコンタクト領域である。
斯上した従来のラテラル型トランジスタでは低いｈＦｌ
を得るためにはエミッタ領域（２）とコレクタ′領域（
３）間のベース巾を大きく形成していた。しかしこの構
造ではパターンサイズが大きくなり、またｈア、もばら
つき易い欠点があった。
を得るためにはエミッタ領域（２）とコレクタ′領域（
３）間のベース巾を大きく形成していた。しかしこの構
造ではパターンサイズが大きくなり、またｈア、もばら
つき易い欠点があった。
（ハ）発明の目的
本発明は斯る欠点に鑑みてなされ、従来の欠点を除去す
るラテラル型トランジスタを提供することにある。
るラテラル型トランジスタを提供することにある。
に）発明の構成
本発明によるラテラル型トランジスタは第２図および第
３図に示す如く、ベース領域（１υと、ベース領域α０
表面に設けられたエミッタ領域（１２）と、エミッタ領
域ａ２１を囲むコレクタ領域α（至）およびベースコン
タクト領域（１４）を具備し、エミッタ領域（１２）の
中心とコレクタ領域（１３）両端のなす角度θ１とエミ
ッタ領域αりの中心とベースコンタクト領域０４）両端
のなす角度θ、としてｈ２つを略θ２／θ１に設定する
様に構成されている。
３図に示す如く、ベース領域（１υと、ベース領域α０
表面に設けられたエミッタ領域（１２）と、エミッタ領
域ａ２１を囲むコレクタ領域α（至）およびベースコン
タクト領域（１４）を具備し、エミッタ領域（１２）の
中心とコレクタ領域（１３）両端のなす角度θ１とエミ
ッタ領域αりの中心とベースコンタクト領域０４）両端
のなす角度θ、としてｈ２つを略θ２／θ１に設定する
様に構成されている。
（（ホ）実施例
第２図に本発明によるラテラル型トランジスタの上面図
、第３図に第２図のＩＩＩ−ＩＩＩ線断面図を示す。
、第３図に第２図のＩＩＩ−ＩＩＩ線断面図を示す。
αυはＰ型半導体基板（９）上に積層されたＮ型のエピ
タキシャル層（１０）を島状にＰＮ分離されて形成され
る島領域であり、ラテラル型トランジスタのベース領域
を形成する。（１２はｒ型のエミッタ領域、Ｑ３）はｒ
型のコレクタ領域であり、共に同時に選択拡散して形成
される。０徂まベース領域（１１）にオーミック接触を
得るためのＮ＋型のコンタクト領域である。αωはベー
スコンタクト領域α（イ）の外側に設けられたＰ＋型の
キャリア捕獲領域であり、エミッタ領域（１２１等と同
時に拡散形成される。
タキシャル層（１０）を島状にＰＮ分離されて形成され
る島領域であり、ラテラル型トランジスタのベース領域
を形成する。（１２はｒ型のエミッタ領域、Ｑ３）はｒ
型のコレクタ領域であり、共に同時に選択拡散して形成
される。０徂まベース領域（１１）にオーミック接触を
得るためのＮ＋型のコンタクト領域である。αωはベー
スコンタクト領域α（イ）の外側に設けられたＰ＋型の
キャリア捕獲領域であり、エミッタ領域（１２１等と同
時に拡散形成される。
本発明の特徴はエミッタ領域αりをコレクタ領域０３）
とベースコンタクト領域αａとで囲むことにあり、夫々
のパターン比によりラテラル型トランジスタのｈＦＩＮ
を決めていることにある。即ちコレクタ領域Ｑ３）およ
びベースコンタクト領域α徂まエミッタ領域αつより同
一間隔だけ離間して設けられており、エミッタ領域＜１
２１の中心とコレクタ領域Ｑ９両端のなす角°度θ、と
エミッタ領域（１渇の中心とベースコンタクト領域α（
イ）両端のなす角度θ２とすると、エミッタ領域ａりを
完全にコレクタ領域α９で囲んだ従来。
とベースコンタクト領域αａとで囲むことにあり、夫々
のパターン比によりラテラル型トランジスタのｈＦＩＮ
を決めていることにある。即ちコレクタ領域Ｑ３）およ
びベースコンタクト領域α徂まエミッタ領域αつより同
一間隔だけ離間して設けられており、エミッタ領域＜１
２１の中心とコレクタ領域Ｑ９両端のなす角°度θ、と
エミッタ領域（１渇の中心とベースコンタクト領域α（
イ）両端のなす角度θ２とすると、エミッタ領域ａりを
完全にコレクタ領域α９で囲んだ従来。
のラテラル型トランジスタのコレクタ電流ＩＣは本発明
では（θ１１０．＋０２）ＸＩｏ、（θｘ １０ 、十
〇、）ｘＩ。
では（θ１１０．＋０２）ＸＩｏ、（θｘ １０ 、十
〇、）ｘＩ。
に分割される。前者はコレクタ電流としてコレクタ領域
（１３）に流れ、後者はベース電流としてベースコンタ
クト領域０４）に流れる。従ってｈ□はとなる。なお０
、＋０２は設計上３６０°とならないので、ｈ□は略θ
１／θ２で決められる。
（１３）に流れ、後者はベース電流としてベースコンタ
クト領域０４）に流れる。従ってｈ□はとなる。なお０
、＋０２は設計上３６０°とならないので、ｈ□は略θ
１／θ２で決められる。
本発明の構造に於いてベースコンタクト領域（１４１の
外側にキャリア捕獲領域（１５）を設けると、ベースコ
ンタクト領域０沿下を流れる漏れ電流を有効に回収でき
且つ寄生効果も防止できる。
外側にキャリア捕獲領域（１５）を設けると、ベースコ
ンタクト領域０沿下を流れる漏れ電流を有効に回収でき
且つ寄生効果も防止できる。
またエミッタ領域α別まほぼ完全にコレクタ領域０′５
およびベースコンタクト領域αａで囲むことが望ましい
。これは両者のすき間からエミッタ領域（１２＋より注
入されるホールが漏れ出し効率が悪くなるからである。
およびベースコンタクト領域αａで囲むことが望ましい
。これは両者のすき間からエミッタ領域（１２＋より注
入されるホールが漏れ出し効率が悪くなるからである。
なお第２図において斜線で示す部分が各領域αり０１３
）（１４１とコンタクトを形成しているところである。
）（１４１とコンタクトを形成しているところである。
（へ）効果
本発明に依れば、第１に角度θ１と０２ の比で容易に
低ｈ０のラテラル型トランジスタを実現できる。この結
果ｈ□のばらつきも解消でき全くパターンによって任意
のｈ２８、特に要求の強い０．８〜ｌＯの範囲の１１２
、を容易に実現できる。
低ｈ０のラテラル型トランジスタを実現できる。この結
果ｈ□のばらつきも解消でき全くパターンによって任意
のｈ２８、特に要求の強い０．８〜ｌＯの範囲の１１２
、を容易に実現できる。
第２に本発明では何らパターンサイズを拡大することな
く低ｈＦｌのラテラル型トランジスタを実現できる。こ
の結果従来の如く集積度の低下という弊害はなく、回路
の設計が容易となる。
く低ｈＦｌのラテラル型トランジスタを実現できる。こ
の結果従来の如く集積度の低下という弊害はなく、回路
の設計が容易となる。
第３に本発明ではり、つが１のラテラル型トランジスタ
を実現できるので、ＮＰＮ トランジスタと本発明のラ
テラル型トランジスタおよびＮＰＮ）う／ジスタとで形
成する擬似ＰＮＩ））ランジスタでペア特性の揃った擬
似コンプリメンタリ−回路を構成できる。この結果回路
バランスを十分に採れ安定したコンプリメンタリ−出力
回路を得られる。
を実現できるので、ＮＰＮ トランジスタと本発明のラ
テラル型トランジスタおよびＮＰＮ）う／ジスタとで形
成する擬似ＰＮＩ））ランジスタでペア特性の揃った擬
似コンプリメンタリ−回路を構成できる。この結果回路
バランスを十分に採れ安定したコンプリメンタリ−出力
回路を得られる。
第４に本発明では角度θ、と ０２の比でｈ２いを決め
るので、コレクタ電流が広い範囲で一定の低ｈＦｌを得
られ、ｈ、、が変動する従来のラテラル型′トランジス
タよりはるかにすぐれている。
るので、コレクタ電流が広い範囲で一定の低ｈＦｌを得
られ、ｈ、、が変動する従来のラテラル型′トランジス
タよりはるかにすぐれている。
第１図は従来のラテラル型トランジスタを説明する上面
図、第２図は本発明のラテラル型トランジスタを説明す
る上面図、第３図は第２図のｍ−Ｉ■腺断面図である。 卸はベース領域、 ←渇はエミッタ領域、 （１３）ま
コレクタ領域、 （Ｉ４）はベースコンタクト領域、α
９はキャリア捕獲領袢である。 第１図 第２図
図、第２図は本発明のラテラル型トランジスタを説明す
る上面図、第３図は第２図のｍ−Ｉ■腺断面図である。 卸はベース領域、 ←渇はエミッタ領域、 （１３）ま
コレクタ領域、 （Ｉ４）はベースコンタクト領域、α
９はキャリア捕獲領袢である。 第１図 第２図
Claims (1)
- （１）ベース領域表面に設けたエミッタ領域と該エミッ
タ領域を囲むコレクタ領域およびベースコンタクト領域
とを具備し、前記エミッタ領域の中心と前記コレクタ領
域両端のなす角度θ１と前記エミッタ領域の中心と前記
ベースコンタクト領域の両端のなす角度θ２とし、鵬を
略θ２１０１に設定することを特徴とするラテラル型ト
ランジスタ。 （２、特許請求の範囲第１項に於いて、前記ベースコン
タクト領域の外側にキャリア捕獲領域を設けたことを特
徴とするラテラル型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096498A JPH0656848B2 (ja) | 1983-05-30 | 1983-05-30 | ラテラル型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096498A JPH0656848B2 (ja) | 1983-05-30 | 1983-05-30 | ラテラル型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59219960A true JPS59219960A (ja) | 1984-12-11 |
| JPH0656848B2 JPH0656848B2 (ja) | 1994-07-27 |
Family
ID=14166754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096498A Expired - Lifetime JPH0656848B2 (ja) | 1983-05-30 | 1983-05-30 | ラテラル型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656848B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337658A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | 半導体装置 |
| US7226835B2 (en) * | 2001-12-28 | 2007-06-05 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
| JP2010135709A (ja) * | 2008-12-03 | 2010-06-17 | Motohiro Oda | 新構造半導体集積回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235251A (ja) * | 1995-02-22 | 1996-09-13 | Nec Software Kansai Ltd | 医療業務管理方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5233483A (en) * | 1975-09-10 | 1977-03-14 | Hitachi Ltd | Lateral type transistor |
| JPS55165674A (en) * | 1979-06-12 | 1980-12-24 | Toshiba Corp | Semiconductor device |
| JPS5784169A (en) * | 1980-11-13 | 1982-05-26 | Nec Corp | Lateral transistor |
| JPS589370A (ja) * | 1982-06-21 | 1983-01-19 | Nec Corp | 横方向トランジスタ |
-
1983
- 1983-05-30 JP JP58096498A patent/JPH0656848B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5233483A (en) * | 1975-09-10 | 1977-03-14 | Hitachi Ltd | Lateral type transistor |
| JPS55165674A (en) * | 1979-06-12 | 1980-12-24 | Toshiba Corp | Semiconductor device |
| JPS5784169A (en) * | 1980-11-13 | 1982-05-26 | Nec Corp | Lateral transistor |
| JPS589370A (ja) * | 1982-06-21 | 1983-01-19 | Nec Corp | 横方向トランジスタ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337658A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | 半導体装置 |
| US7226835B2 (en) * | 2001-12-28 | 2007-06-05 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
| US7615805B2 (en) | 2001-12-28 | 2009-11-10 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
| JP2010135709A (ja) * | 2008-12-03 | 2010-06-17 | Motohiro Oda | 新構造半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0656848B2 (ja) | 1994-07-27 |
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