JPS59219002A - 電子制御可変遅延線の調整方法 - Google Patents
電子制御可変遅延線の調整方法Info
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- JPS59219002A JPS59219002A JP58094347A JP9434783A JPS59219002A JP S59219002 A JPS59219002 A JP S59219002A JP 58094347 A JP58094347 A JP 58094347A JP 9434783 A JP9434783 A JP 9434783A JP S59219002 A JPS59219002 A JP S59219002A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/30—Time-delay networks
- H03H7/34—Time-delay networks with lumped and distributed reactance
- H03H7/345—Adjustable networks
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は遅延時間の異なる２個の遅延線素子を並列接続
してディジクル制御信号により遅延時間を変化するよう
にした電子制御可変遅延線にお＆ノる調整方法に係り、
特に遅延時間を微細に調整することが可能で可変精度を
向上させ得る電子制御可変遅延線の調整方法に関する。
してディジクル制御信号により遅延時間を変化するよう
にした電子制御可変遅延線にお＆ノる調整方法に係り、
特に遅延時間を微細に調整することが可能で可変精度を
向上させ得る電子制御可変遅延線の調整方法に関する。
従来、遅延時間の異なる電磁型の遅延線素子を２個並列
接続するとともにこれら遅延線素子を切換手段によって
選択的に切り換え、双方の遅延線素子の遅延時間差分だ
＆Ｊ遅延時間を可変するようにした電子制御可変遅延線
にあっては、各遅延線素子の誤差による遅延時間差のば
らつきの発生を抑えるため、遅延時間の多い遅延線素子
における遅延時間を調整することが行われている。
接続するとともにこれら遅延線素子を切換手段によって
選択的に切り換え、双方の遅延線素子の遅延時間差分だ
＆Ｊ遅延時間を可変するようにした電子制御可変遅延線
にあっては、各遅延線素子の誤差による遅延時間差のば
らつきの発生を抑えるため、遅延時間の多い遅延線素子
における遅延時間を調整することが行われている。
しかしながら、電磁型の遅延線素子は、一般的にインダ
クタンスおよ並列容量による遅延時間を単位としてその
区間数倍した遅延時間を有しているので、遅延時間の多
い遅延時間を調整しても飛び飛びの変化しか得られず、
１区間の遅延時間よりも細かい遅延時間の調整が困難と
なっている。
クタンスおよ並列容量による遅延時間を単位としてその
区間数倍した遅延時間を有しているので、遅延時間の多
い遅延時間を調整しても飛び飛びの変化しか得られず、
１区間の遅延時間よりも細かい遅延時間の調整が困難と
なっている。
そのため、１．ｒＪ変精度が向上しない欠点がある。
また、並列接続した遅延線素子を１つの遅延線ブロック
とし、この遅延線ブロックを複数段縦続接わ°こする場
合には、各遅延線ブロックの誤差が加算合成され、電子
制御可変遅延線全体としての誤差かさらに大きくなる難
点が生ずる。
とし、この遅延線ブロックを複数段縦続接わ°こする場
合には、各遅延線ブロックの誤差が加算合成され、電子
制御可変遅延線全体としての誤差かさらに大きくなる難
点が生ずる。
本考案はこのような従来の欠点を解決するためになされ
たもので、遅延時間の微細調整が可能であり、並列接続
した遅延線素子間の遅延時間差を所望の値に正確に選定
して可変精度を向上させる電子制御可変遅延線の調整方
法の提供を目的とする。
たもので、遅延時間の微細調整が可能であり、並列接続
した遅延線素子間の遅延時間差を所望の値に正確に選定
して可変精度を向上させる電子制御可変遅延線の調整方
法の提供を目的とする。
ごのｌ」的を達成するために本発明は、略零に近い遅延
時間を有する遅延線素子およびこの遅延線素子の遅延時
間より多い遅延時間を有する遅延線素子を並列接続し、
これらの遅延線素子を切り換えることによりその遅延時
間差分を増減させる電子制御可変遅延線に係る調整方法
において、前記略零に近い遅延時間を有する遅延線素子
の遅延時間を調整するものである。
時間を有する遅延線素子およびこの遅延線素子の遅延時
間より多い遅延時間を有する遅延線素子を並列接続し、
これらの遅延線素子を切り換えることによりその遅延時
間差分を増減させる電子制御可変遅延線に係る調整方法
において、前記略零に近い遅延時間を有する遅延線素子
の遅延時間を調整するものである。
このような本発明の構成によれば、並列接Ｕ、された一
方の遅延線素子を、略零に近い遅延時間を有する遅延線
素子とするとともに、この遅延線素子の遅延時間を調整
するようにしたので、遅延線素子における１区間分の遅
延時間よりもさらに細かい遅延時間の微調整が可能とな
り、遅延線素子の誤差による遅延時間差のばらつきを抑
えることが可能となる。
方の遅延線素子を、略零に近い遅延時間を有する遅延線
素子とするとともに、この遅延線素子の遅延時間を調整
するようにしたので、遅延線素子における１区間分の遅
延時間よりもさらに細かい遅延時間の微調整が可能とな
り、遅延線素子の誤差による遅延時間差のばらつきを抑
えることが可能となる。
また、並列接続された遅延線素子を複数段縦続接続する
場合には、合成される全体の可変？ｌ延時間も自動的に
正確となる利点を有する。
場合には、合成される全体の可変？ｌ延時間も自動的に
正確となる利点を有する。
以下本発明の詳細な説明する。
第１図は本発明の８Ｊ！Ｉｌ整方法の実施に適したｒｈ
電子制御可変遅延線回路図を示すものである。
電子制御可変遅延線回路図を示すものである。
図において、電子制御可変遅延線は、２個の遅延線ブロ
ック】、２を縦続接続して構成されている。
ック】、２を縦続接続して構成されている。
各遅延線ブロック１．２は、電磁型の遅延線素子ＤＬ１
、ＤＬＩＩ各々の両端にダイオードＤＩＡえＤＩＢＸＤ
Ｉ ＩＡ、、ＤＩ ＩＢを逆向きに直列接続したものと
、例えばマイクロストリップ線路からなり遅延線素子Ｄ
ＬＩ、ＤＬｌｌより遅延時間が少なく略零に近い遅延時
間を有する遅延線素子ＤＬＯ１ＤＩＯ（７）両端にダイ
、ｔ−）’ＤＯＡ、ＤＯＢＸＤＩ ＯＡ、、Ｄｉ ＯＢ
を逆向きに直列接続したものを、各々並列接続して形成
されている。
、ＤＬＩＩ各々の両端にダイオードＤＩＡえＤＩＢＸＤ
Ｉ ＩＡ、、ＤＩ ＩＢを逆向きに直列接続したものと
、例えばマイクロストリップ線路からなり遅延線素子Ｄ
ＬＩ、ＤＬｌｌより遅延時間が少なく略零に近い遅延時
間を有する遅延線素子ＤＬＯ１ＤＩＯ（７）両端にダイ
、ｔ−）’ＤＯＡ、ＤＯＢＸＤＩ ＯＡ、、Ｄｉ ＯＢ
を逆向きに直列接続したものを、各々並列接続して形成
されている。
遅延線ブロック１．２は、隣合う遅延線ブロック１．２
のダイオードＤＯＢ−ＤＩＩＡが順方向になるように縦
続接続されている。
のダイオードＤＯＢ−ＤＩＩＡが順方向になるように縦
続接続されている。
入力側の遅延線ブロック１の入力端子Ｐ１には所定のイ
ンピーダンスＲｏを有するパルス発生器ＰＧが接続され
、また、抵抗からなる電流供給回路ＳＱＬを介して電源
子Ｅへ接続されている。
ンピーダンスＲｏを有するパルス発生器ＰＧが接続され
、また、抵抗からなる電流供給回路ＳＱＬを介して電源
子Ｅへ接続されている。
遅延線ブロック１において、各遅延線素子ＤＬ１、ＤＬ
Ｏの一端は、各々抵抗からなる電流供給回路Ｓ１、ＳＯ
を介して無接点スイッチｓｗｏの固定接点（１）、（０
）に接続されており、無接点スイッチＳＷＯの可動接点
は電源−Ｅに接続されている 次段の遅延線ブロック２において、各遅延線素子ＤＬＩ
Ｉ、ＤＬＩＯの一端は、各々抵抗からなる電流供給回路
Ｓｌｌ、ＳＩＯを介して無接点スイッチＳＷＩの固定接
点（１）、（０）に接続されており、無接点スイッチｓ
ｗ１の可動接点は電源子Ｅに接続されている。
Ｏの一端は、各々抵抗からなる電流供給回路Ｓ１、ＳＯ
を介して無接点スイッチｓｗｏの固定接点（１）、（０
）に接続されており、無接点スイッチＳＷＯの可動接点
は電源−Ｅに接続されている 次段の遅延線ブロック２において、各遅延線素子ＤＬＩ
Ｉ、ＤＬＩＯの一端は、各々抵抗からなる電流供給回路
Ｓｌｌ、ＳＩＯを介して無接点スイッチＳＷＩの固定接
点（１）、（０）に接続されており、無接点スイッチｓ
ｗ１の可動接点は電源子Ｅに接続されている。
また、出力側の遅延線ブロック２の出方端子Ｐ２には、
負荷としての負荷抵抗ＲＬが接続されるとともに、電流
供給回路Ｓ１２を介して電源−Ｅに接続されている。
負荷としての負荷抵抗ＲＬが接続されるとともに、電流
供給回路Ｓ１２を介して電源−Ｅに接続されている。
このように構成された電子制御可変遅延線は、次のよう
に動作を説明する。
に動作を説明する。
まず、無接点スイッチＳＷＯ，ＳＷＩの可動接点が一方
の固定接点（１）に接続される場合について説明する。
の固定接点（１）に接続される場合について説明する。
遅延線ブロック１．２において、電流供給回路ＳＯＩを
流れる電流は、ダイオードＤＩＡ及び電流供給回路Ｓ１
に流れる。電流供給回路Ｓ］１を流れる電流は分流し、
一部がダイオードＤＩＬＡ。
流れる電流は、ダイオードＤＩＡ及び電流供給回路Ｓ１
に流れる。電流供給回路Ｓ］１を流れる電流は分流し、
一部がダイオードＤＩＬＡ。
１） Ｉ Ｂ及び遅延線素子ＤＩ−１を介して電流供給
回路Ｓ１に流れる。従って電流供給回路ｓ１には重畳さ
れた電流が流れ、電源−Ｅに流れ込む。
回路Ｓ１に流れる。従って電流供給回路ｓ１には重畳さ
れた電流が流れ、電源−Ｅに流れ込む。
遅延線ブロック２においては、電流供給回路Ｓ１１を流
れる電流から分流した残りｄ電流が、遅延線素子ＤＬＩ
ＩおよびダイオードＤｉ ＩＢを介して電流供給回路Ｓ
１２に流れ、電源−Ｅに流れ込む。
れる電流から分流した残りｄ電流が、遅延線素子ＤＬＩ
ＩおよびダイオードＤｉ ＩＢを介して電流供給回路Ｓ
１２に流れ、電源−Ｅに流れ込む。
このような状態においては、遅延線ブロック１．２のダ
イオードＤＩＡＸＤＩＢ、、Ｄｉ ＩＡ、ＤｉＩＢがＯ
Ｎ状態となり、ダイオードＤＯＡ、ＤＯＢＸＤｉ ＯＡ
、、ＤＩ ＯＢがＯＦＦ状態となるので、パルス発生器
ＰＣからの入力信号が、遅延線素子ＤＬＩ、ＤＬＩＩを
通り、これらの遅延線素子における所定の遅延時間を伴
って負荷抵抗ＲＬへ出力される。
イオードＤＩＡＸＤＩＢ、、Ｄｉ ＩＡ、ＤｉＩＢがＯ
Ｎ状態となり、ダイオードＤＯＡ、ＤＯＢＸＤｉ ＯＡ
、、ＤＩ ＯＢがＯＦＦ状態となるので、パルス発生器
ＰＣからの入力信号が、遅延線素子ＤＬＩ、ＤＬＩＩを
通り、これらの遅延線素子における所定の遅延時間を伴
って負荷抵抗ＲＬへ出力される。
次に、無接点スイッチ５ＷＯ１ＳＷＩの可動端子を他方
の固定接点（０）へ接続すると、各遅延線ブロック１２
において、ダイオードＤＩＡ。
の固定接点（０）へ接続すると、各遅延線ブロック１２
において、ダイオードＤＩＡ。
ＤＩＢ、Ｄｉ ＩＡ、ＤＩ ＩＢがＯＦＦ状態となり、
ダイオードＤＯＡ、、ＤＯＢ、、Ｄｉ ＯＡ、ＤＩ Ｏ
ＢがＯＮ状態となる。
ダイオードＤＯＡ、、ＤＯＢ、、Ｄｉ ＯＡ、ＤＩ Ｏ
ＢがＯＮ状態となる。
その結果、パルス発生器ＰＧからの入力信号が、遅延線
素子ＤＬＯ１ＤＬＩＯを通って殆ど遅延時間を伴わずに
出力される。
素子ＤＬＯ１ＤＬＩＯを通って殆ど遅延時間を伴わずに
出力される。
このような電子制御可変遅延線は、２ヒツト２進ディジ
タル制御信号によってディジタル的に遅延時間を変化で
きる。
タル制御信号によってディジタル的に遅延時間を変化で
きる。
例えば各遅延線素子ＤＬＯ，，ＤＬＬ、ＤＬＩＯ１ＤＬ
１１について、その両端に接続されたダイオードＤＯＡ
−ＤＩＩＢの各インダクタンス分を含んだ遅延時間を各
々ＴＤＯ１ＴＤＩ、ＴＤＩＯｌＴＤｌｌとし、無接点ス
イッチ５ＷＯ１ＳＷＩが固定接点（０）を選択する側を
２ビツト２進コードの“θ″ に対応させ、かつ固定接
点（１）を選択する側を２ビツト２進コードの“１”に
対応させるとともに、無接点スイッチＳＷＯを２ビツト
２進コードの下位桁に、無接点スイッチＳＷＩを上位桁
に対応させる。
１１について、その両端に接続されたダイオードＤＯＡ
−ＤＩＩＢの各インダクタンス分を含んだ遅延時間を各
々ＴＤＯ１ＴＤＩ、ＴＤＩＯｌＴＤｌｌとし、無接点ス
イッチ５ＷＯ１ＳＷＩが固定接点（０）を選択する側を
２ビツト２進コードの“θ″ に対応させ、かつ固定接
点（１）を選択する側を２ビツト２進コードの“１”に
対応させるとともに、無接点スイッチＳＷＯを２ビツト
２進コードの下位桁に、無接点スイッチＳＷＩを上位桁
に対応させる。
すると、無接点スイッチ５ＷＯ１ＳＷＩを２ビン１−２
進デイジクル制御信号で切り換え制御するたりて、出力
信号の遅延時間をディジタル的に変化させることができ
る。
進デイジクル制御信号で切り換え制御するたりて、出力
信号の遅延時間をディジタル的に変化させることができ
る。
次に、本発明を第１図に示す電子制御可変遅延線を参照
して説明する。
して説明する。
入力端子Ｐ１から入力されて出力端子Ｐ２より得られる
出力信号において、２ビツト２進デイジクル制御信号に
対応する遅延時間は、“００”でＴＤ （００） 、”
０１″でＴＤ （０，１） 、” １０”でＴＤ（１０
）および“１１″でＴＤ（１１）とすると、 ＴＤ （００）＝ＴＤＯ＋ＴＤ１０・・・ （１）ＴＤ
（０１） ＝ＴＤ １ ＋ＴＤ １０・・・ （２）
”ＦＤ （１０）＝ＴＤＯ＋ＴＤ１１・・・ （３）Ｔ
Ｄ （１１）＝ＴＤ１＋ＴＤ１１・・・ （４）となる
。
出力信号において、２ビツト２進デイジクル制御信号に
対応する遅延時間は、“００”でＴＤ （００） 、”
０１″でＴＤ （０，１） 、” １０”でＴＤ（１０
）および“１１″でＴＤ（１１）とすると、 ＴＤ （００）＝ＴＤＯ＋ＴＤ１０・・・ （１）ＴＤ
（０１） ＝ＴＤ １ ＋ＴＤ １０・・・ （２）
”ＦＤ （１０）＝ＴＤＯ＋ＴＤ１１・・・ （３）Ｔ
Ｄ （１１）＝ＴＤ１＋ＴＤ１１・・・ （４）となる
。
従って°“００”のＴＤ（００）を基準とした場合、増
加遅延時間が“０１”でΔＴＤ（０１）、“１０”でΔ
ＴＤ （１０） 、“１１”でΔＴＤ （１１）とすれ
ば、上述した（１）〜（４）式から、 ΔＴＤ （０１）＝ＴＤ （０１）−ＴＤ、（Ｏ０）＝
ＴＤ １−ＴＤ Ｏ・・・ （５） ΔＴＤ （１０） −ＴＤ （１０） −ＴＤ （００
）＝ＴＤｌ １−ＴＤＩ Ｏ ・・・ （６） ΔＴＤ （１１）＝ＴＤ （１１）−ＴＤ （００）＝
（ＴＤＩ−ＴＤＯ）＋ （ＴＤ １１−ＴＤ １０） −ΔＴＤ（０１）→− ΔＴＤ（１０） ・・・ （７） となる。
加遅延時間が“０１”でΔＴＤ（０１）、“１０”でΔ
ＴＤ （１０） 、“１１”でΔＴＤ （１１）とすれ
ば、上述した（１）〜（４）式から、 ΔＴＤ （０１）＝ＴＤ （０１）−ＴＤ、（Ｏ０）＝
ＴＤ １−ＴＤ Ｏ・・・ （５） ΔＴＤ （１０） −ＴＤ （１０） −ＴＤ （００
）＝ＴＤｌ １−ＴＤＩ Ｏ ・・・ （６） ΔＴＤ （１１）＝ＴＤ （１１）−ＴＤ （００）＝
（ＴＤＩ−ＴＤＯ）＋ （ＴＤ １１−ＴＤ １０） −ΔＴＤ（０１）→− ΔＴＤ（１０） ・・・ （７） となる。
このような（５）〜（７）式で判るように、ディジクル
的に変化する増加遅延時間は、各遅延線素子ＤＬＯ１Ｄ
ＬＬ、ＤＬＩＯ１ＤＬＩＩの遅延時間ＴＤＯ，ＴＤＩ、
ＴＤＩＯｌＴＤＩＩの絶対値には関係なく、遅延線素子
ＤＬ］、、ＤＬＩＩの遅延時間ＴＤＩ、ＴＤｉｌおよび
それに並列に配置されているマイクロストリップ線′路
からなる遅延線素子ＤＬＯ１ＤＬＩＯの遅延時間ＴＤＯ
１ＴＤＩＯとの差で決定される。
的に変化する増加遅延時間は、各遅延線素子ＤＬＯ１Ｄ
ＬＬ、ＤＬＩＯ１ＤＬＩＩの遅延時間ＴＤＯ，ＴＤＩ、
ＴＤＩＯｌＴＤＩＩの絶対値には関係なく、遅延線素子
ＤＬ］、、ＤＬＩＩの遅延時間ＴＤＩ、ＴＤｉｌおよび
それに並列に配置されているマイクロストリップ線′路
からなる遅延線素子ＤＬＯ１ＤＬＩＯの遅延時間ＴＤＯ
１ＴＤＩＯとの差で決定される。
そこで、ある基準となる増加遅延時間Δｔｄに対し、ま
ずΔＴＤ（０１）が正確にΔｔｄとなるように、後述す
る微調整方法により（５）式の遅延線素子ＤＬＯの遅延
時間ＴＤＯを調整する。
ずΔＴＤ（０１）が正確にΔｔｄとなるように、後述す
る微調整方法により（５）式の遅延線素子ＤＬＯの遅延
時間ＴＤＯを調整する。
次に、ΔＴＤ（１０）が正確に２Δｔｄになるように、
（６）式の遅延線素子ＤＬＩＯの遅延時間ＴＤＩＯを調
整する。
（６）式の遅延線素子ＤＬＩＯの遅延時間ＴＤＩＯを調
整する。
すると、（７）式から、電子制御可変遅延線のΔＴＤ
（１１）が正確に３Δｔｄとなる。
（１１）が正確に３Δｔｄとなる。
すなわち、２ビツト２進構成の電子制御可変遅延線にあ
っては、２組の遅延線ブロック１．２における遅延時間
差を各々正確に調整することにより、合成される遅延時
間ＴＤＩＩが自動的に正確に決まる。
っては、２組の遅延線ブロック１．２における遅延時間
差を各々正確に調整することにより、合成される遅延時
間ＴＤＩＩが自動的に正確に決まる。
そのため、外部ディジタル制御信号によって変化する遅
延時間の変化精度が大幅に向上する。
延時間の変化精度が大幅に向上する。
このように本発明によれば、各遅延線プロ・ツク１．２
を構成する遅延線素子ＤＬＯ，ＤＬＬ、ＤＬＩＯｌＤＬ
ＩＩの一方を遅延時間が略零に近いマイクロストリップ
線路とし、このマイクロストリップ線路の遅延時間ＴＤ
Ｏ１Ｔ Ｄ １ 、Ｏを半固定として遅延時間ＴＤＯ１
，ＴＤ１０を変化することにより、遅延線素子ＤＬＬ、
ＤＬＩＩにおける１区間未満の細かい遅延時間の調整が
容易となり、並列接続された双方の遅延線素子の遅延時
間差の精度を簡単に向上することができる。
を構成する遅延線素子ＤＬＯ，ＤＬＬ、ＤＬＩＯｌＤＬ
ＩＩの一方を遅延時間が略零に近いマイクロストリップ
線路とし、このマイクロストリップ線路の遅延時間ＴＤ
Ｏ１Ｔ Ｄ １ 、Ｏを半固定として遅延時間ＴＤＯ１
，ＴＤ１０を変化することにより、遅延線素子ＤＬＬ、
ＤＬＩＩにおける１区間未満の細かい遅延時間の調整が
容易となり、並列接続された双方の遅延線素子の遅延時
間差の精度を簡単に向上することができる。
しかも、このような遅延線ブロック１．２を縦続接続す
れば、合成される遅延時間ＴＤＩＩも自動的に正確とな
る。
れば、合成される遅延時間ＴＤＩＩも自動的に正確とな
る。
そして、マイクロストリップ線路の遅延時間を微調整す
る微調整方法としては、第２図に示すものが考えられる
。
る微調整方法としては、第２図に示すものが考えられる
。
すなわち、ミニモールドされた例えばダイオードＤＯＡ
を導体パターン３．４間に半田付り接続するとともに、
一方の導体バクーン４から接続片５を延ばし、この接続
片５を例えばマイクロス１−リップ線路ＤＬＯのマイク
ロストリップ導線６上を移動させて接続片５の接続位置
を変化すれば、マイクロストリップ線路の遅延時間ＴＤ
Ｏがその長さに比例することから、遅延時間ＴＤＯを＠
調整することができる。
を導体パターン３．４間に半田付り接続するとともに、
一方の導体バクーン４から接続片５を延ばし、この接続
片５を例えばマイクロス１−リップ線路ＤＬＯのマイク
ロストリップ導線６上を移動させて接続片５の接続位置
を変化すれば、マイクロストリップ線路の遅延時間ＴＤ
Ｏがその長さに比例することから、遅延時間ＴＤＯを＠
調整することができる。
具体的には、信号がマイクロストリップ導線６上を矢印
の方向に進む場合、接続片５を実線のように移動して信
号の通過する長さすなわち有効長を短くすると、破線の
場合より遅延時間ＴＤＯが少なくなる。
の方向に進む場合、接続片５を実線のように移動して信
号の通過する長さすなわち有効長を短くすると、破線の
場合より遅延時間ＴＤＯが少なくなる。
もっとも接続片５をマイクロストリップ線路ＤＬＯの途
中に接続すると、信号の進行方向とは逆方向の線路がミ
スマツチングの原因となるので、微調整後に残りの部分
を切断するのが好ましい。
中に接続すると、信号の進行方向とは逆方向の線路がミ
スマツチングの原因となるので、微調整後に残りの部分
を切断するのが好ましい。
第３図はマイクロストリップ線路の遅延時間を微調整す
る他の方法を示す図である。
る他の方法を示す図である。
まず、第３図Ａに示すように、マイクロストリップ線路
の必要とする特性インピーダンスになる幅Ｗ２よりも広
いＷｌを有し、かつ遅延時間ＴＤＯかやや少な目となる
多少短いマイクロストリップ線路を用意する。
の必要とする特性インピーダンスになる幅Ｗ２よりも広
いＷｌを有し、かつ遅延時間ＴＤＯかやや少な目となる
多少短いマイクロストリップ線路を用意する。
次に、レーザービーム等の公知の手段にて、マイクロス
トリップ線路のマイクロストリップ導線６に、第３図Ｂ
のような切込み７を設ｋｊ、しくざぐ状のマイクロスト
リップ導線６を形成する。
トリップ線路のマイクロストリップ導線６に、第３図Ｂ
のような切込み７を設ｋｊ、しくざぐ状のマイクロスト
リップ導線６を形成する。
マイクロストリップ線路にあっては、マイクロストリッ
プ線路の単位長さ当たりの遅延時間は、誘電体の比誘電
率にのみ依存してマイクロストリップ線路の幅および誘
電体の厚さには依存しないので、その長さに比例した遅
延時間を有する。
プ線路の単位長さ当たりの遅延時間は、誘電体の比誘電
率にのみ依存してマイクロストリップ線路の幅および誘
電体の厚さには依存しないので、その長さに比例した遅
延時間を有する。
従って、マイクロストリップ導線６をしくざく状に形成
すると、信号がじぐざく状に進行し、マイクロストリッ
プ線路６の有効長が長くなり、その分だけ遅延時間が増
加するので、切込み７の数や切り込む深さを適当に加減
すれば、所望の値まで遅延時間を微調整することができ
る。
すると、信号がじぐざく状に進行し、マイクロストリッ
プ線路６の有効長が長くなり、その分だけ遅延時間が増
加するので、切込み７の数や切り込む深さを適当に加減
すれば、所望の値まで遅延時間を微調整することができ
る。
＊ｆｊ整の終了したマイクロストリップ線路６の残りの
部分は、幅がＷｌであって幅Ｗ２より広く、特性インピ
ーダンスが低くなっている。そこで、特性インピーダン
スを合わせるために、幅ｗ２となるように別の切込み８
を入れる。
部分は、幅がＷｌであって幅Ｗ２より広く、特性インピ
ーダンスが低くなっている。そこで、特性インピーダン
スを合わせるために、幅ｗ２となるように別の切込み８
を入れる。
なお、マイクロストリップ線路６に導体片９が残る場合
、信号の通るラインと導通がないようにすれば、残して
おいても差支えない。
、信号の通るラインと導通がないようにすれば、残して
おいても差支えない。
なお、信号がしくざく状に進行する部分のマイクロスト
リップ導線６の幅も等測的にＷ２となるようにすること
が好ましい。
リップ導線６の幅も等測的にＷ２となるようにすること
が好ましい。
上述した本発明の電子制御可変遅延線の調整方法にあっ
ては、説明を簡単にするため、遅延線ブロック１．２を
２個縦続接続するとともに、２ビツト２進デイジタル制
御信号によって、切り換え制御するようにした。
ては、説明を簡単にするため、遅延線ブロック１．２を
２個縦続接続するとともに、２ビツト２進デイジタル制
御信号によって、切り換え制御するようにした。
しかし、本発明は、１個の遅延線ブロックからなる電子
制御可変遅延線において実施しても本発明の目的達成が
可能であり、３個以上の遅延線ブロックを縦続接続し、
３ビツト以上のディジタル制御信号のよって遅延時間を
切り換える構成にあっても実施可能である。ビット数が
増加する程、微Ｂｕｄ整する遅延線素子の数に比べて合
成される増加遅延時間の数が増加するので、本発明は有
用である。
制御可変遅延線において実施しても本発明の目的達成が
可能であり、３個以上の遅延線ブロックを縦続接続し、
３ビツト以上のディジタル制御信号のよって遅延時間を
切り換える構成にあっても実施可能である。ビット数が
増加する程、微Ｂｕｄ整する遅延線素子の数に比べて合
成される増加遅延時間の数が増加するので、本発明は有
用である。
すなわち微調整する遅延線素子は、ビット数と同数にな
るが、合成される増加遅延時間は２ビツトで３．３ビツ
トで７．４ビツトで１５．５ビツトで３１．６ビツトで
６３、・・と増加する。従ってビット数が増加する程、
遅延線素子の微調整精度を向上させなければならないが
、本発明を用いれば、その調整の簡素化を図ることがで
きる。
るが、合成される増加遅延時間は２ビツトで３．３ビツ
トで７．４ビツトで１５．５ビツトで３１．６ビツトで
６３、・・と増加する。従ってビット数が増加する程、
遅延線素子の微調整精度を向上させなければならないが
、本発明を用いれば、その調整の簡素化を図ることがで
きる。
また、本発明を実施する電子制御可変遅延線の構成は、
上述した第１図の構成に限定されるものではない。
上述した第１図の構成に限定されるものではない。
さらに、上述した実施例において微調整する遅延線素子
は、マイクロストリップ導線それ自体で構成したが、本
発明において略零に近い遅延時間を有する遅延線素子と
は、少なくとも略零に近い遅延時間を有する遅延線素子
を含む遅延線素子を意味する。例えば、マイクロス１〜
リツプ線路および複数区間からなる遅延線素子を組み合
わせた複合的な遅延線二子であっても差支えない。
は、マイクロストリップ導線それ自体で構成したが、本
発明において略零に近い遅延時間を有する遅延線素子と
は、少なくとも略零に近い遅延時間を有する遅延線素子
を含む遅延線素子を意味する。例えば、マイクロス１〜
リツプ線路および複数区間からなる遅延線素子を組み合
わせた複合的な遅延線二子であっても差支えない。
以上説明したように本発明の電子制御可変遅延線の調整
方法は、並列接続した遅延線素子の一方を遅延時間を略
零に近い遅延線素子とし、この遅延線素子の遅延時間を
調整するので、遅延時°間の変化精度を大幅に向上する
ことができる。
方法は、並列接続した遅延線素子の一方を遅延時間を略
零に近い遅延線素子とし、この遅延線素子の遅延時間を
調整するので、遅延時°間の変化精度を大幅に向上する
ことができる。
しかも並列接続された遅延線素子を複数段縦続接続する
場合には、合成される全体の遅延時間も自動的に正確と
なり、調整も極めて簡単となる。
場合には、合成される全体の遅延時間も自動的に正確と
なり、調整も極めて簡単となる。
第１図は本発明の電子制御可変遅延線の調整方法を実施
する回路図、第２図および第３図は本発明における遅延
線素子の遅延時間を調整する方法を説明する部分斜視図
である。 ■、２・・・・・・・・遅延線ブロックＤＬＯ〜ＤＬＩ
Ｉ・・・遅延線素子 ＤＯＡ〜ＤＩ ＩＢ・・・ダイオード ＳＷＯ，ＳＷＩ・・・・無接点スイッチＰ１、Ｐ２・・
・・・・入出力端子 特許出願人 エルメック株式会社 ５ −Ｊ二げ」７市正書（自発） 昭和５９年６月１８日 特許庁長官 殿 ｊ、事１’ｌの表示 昭和５８年特許１第９４３４７号 ２、発明の名称 電子制御可変遅延線の調整方法 ３、 Ｎｉ正をする者 事件との関係 特許出願人 住 所 埼玉県入間郡鶴ケ島町大字 下新田６２１番馳４１＠ｉ！１０４９２■）Ｕ部自発ｒ
市正 ５、Ｎｉ正により増加する発明の数 ０６補正の対象 明細刊の発明の詳細な説明の（闇 ７、補正の内容 （１）明ｌ１ｌＩ Ｍ中筒２頁第１６行目「インダクタ
（２）明細書中第３頁第８行１」「本考案は」とあるの
を１本発明は」と補正する。 （３）明細書中第６頁第１４行目「次のように動作を説
明する。」とあるのを「次のように０３作する。」と補
正する。 Ｌシ」二
する回路図、第２図および第３図は本発明における遅延
線素子の遅延時間を調整する方法を説明する部分斜視図
である。 ■、２・・・・・・・・遅延線ブロックＤＬＯ〜ＤＬＩ
Ｉ・・・遅延線素子 ＤＯＡ〜ＤＩ ＩＢ・・・ダイオード ＳＷＯ，ＳＷＩ・・・・無接点スイッチＰ１、Ｐ２・・
・・・・入出力端子 特許出願人 エルメック株式会社 ５ −Ｊ二げ」７市正書（自発） 昭和５９年６月１８日 特許庁長官 殿 ｊ、事１’ｌの表示 昭和５８年特許１第９４３４７号 ２、発明の名称 電子制御可変遅延線の調整方法 ３、 Ｎｉ正をする者 事件との関係 特許出願人 住 所 埼玉県入間郡鶴ケ島町大字 下新田６２１番馳４１＠ｉ！１０４９２■）Ｕ部自発ｒ
市正 ５、Ｎｉ正により増加する発明の数 ０６補正の対象 明細刊の発明の詳細な説明の（闇 ７、補正の内容 （１）明ｌ１ｌＩ Ｍ中筒２頁第１６行目「インダクタ
（２）明細書中第３頁第８行１」「本考案は」とあるの
を１本発明は」と補正する。 （３）明細書中第６頁第１４行目「次のように動作を説
明する。」とあるのを「次のように０３作する。」と補
正する。 Ｌシ」二
Claims (3)
- （１）略零に近い遅延時間を有する遅延線素子およびこ
の遅延線素子の遅延時間より多い遅延時間を有する遅延
線素子を並列接続し、これらの遅延線素子を切り換える
ことによりその遅延時間差分を増減させる電子制御可変
遅延線に係る調整方法において、前記略零に近い遅延時
間を有する遅延線素子の遅延時間を調整することを特徴
とする電子制御可変遅延線の調整方法。 - （２）略零に近い遅延時間を有する遅延線素子が。 マイクロストリップ線路からなる特許請求の範囲第１項
記載の電子制御可変遅延線の調整方法。 - （３）マイクロストリップ線路の有効長を変化させる特
許請求の範囲第２項記載の電子制御可変遅延線の調整方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58094347A JPS59219002A (ja) | 1983-05-26 | 1983-05-26 | 電子制御可変遅延線の調整方法 |
| US06/612,915 US4642588A (en) | 1983-05-26 | 1984-05-22 | Method for adjustment of variable delay line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58094347A JPS59219002A (ja) | 1983-05-26 | 1983-05-26 | 電子制御可変遅延線の調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59219002A true JPS59219002A (ja) | 1984-12-10 |
| JPS6357962B2 JPS6357962B2 (ja) | 1988-11-14 |
Family
ID=14107746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58094347A Granted JPS59219002A (ja) | 1983-05-26 | 1983-05-26 | 電子制御可変遅延線の調整方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4642588A (ja) |
| JP (1) | JPS59219002A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2618610B1 (fr) * | 1987-07-20 | 1989-12-22 | Dassault Electronique | Dispositif de retard hyperfrequence |
| US5013944A (en) * | 1989-04-20 | 1991-05-07 | International Business Machines Corporation | Programmable delay line utilizing measured actual delays to provide a highly accurate delay |
| JPH04122112A (ja) * | 1990-09-13 | 1992-04-22 | Hirose Electric Co Ltd | 可変遅延線 |
| US7332983B2 (en) * | 2005-10-31 | 2008-02-19 | Hewlett-Packard Development Company, L.P. | Tunable delay line using selectively connected grounding means |
| CN101636702B (zh) * | 2006-09-25 | 2014-03-05 | 弗莱克斯电子有限责任公司 | 双向调节器 |
| US8031042B2 (en) * | 2008-05-28 | 2011-10-04 | Flextronics Ap, Llc | Power converter magnetic devices |
| US8198547B2 (en) | 2009-07-23 | 2012-06-12 | Lexmark International, Inc. | Z-directed pass-through components for printed circuit boards |
| US8735734B2 (en) * | 2009-07-23 | 2014-05-27 | Lexmark International, Inc. | Z-directed delay line components for printed circuit boards |
| US8586873B2 (en) * | 2010-02-23 | 2013-11-19 | Flextronics Ap, Llc | Test point design for a high speed bus |
| US8790520B2 (en) | 2011-08-31 | 2014-07-29 | Lexmark International, Inc. | Die press process for manufacturing a Z-directed component for a printed circuit board |
| US8943684B2 (en) * | 2011-08-31 | 2015-02-03 | Lexmark International, Inc. | Continuous extrusion process for manufacturing a Z-directed component for a printed circuit board |
| US9009954B2 (en) | 2011-08-31 | 2015-04-21 | Lexmark International, Inc. | Process for manufacturing a Z-directed component for a printed circuit board using a sacrificial constraining material |
| US8752280B2 (en) | 2011-09-30 | 2014-06-17 | Lexmark International, Inc. | Extrusion process for manufacturing a Z-directed component for a printed circuit board |
| US9078374B2 (en) | 2011-08-31 | 2015-07-07 | Lexmark International, Inc. | Screening process for manufacturing a Z-directed component for a printed circuit board |
| US8658245B2 (en) | 2011-08-31 | 2014-02-25 | Lexmark International, Inc. | Spin coat process for manufacturing a Z-directed component for a printed circuit board |
| US8822838B2 (en) | 2012-03-29 | 2014-09-02 | Lexmark International, Inc. | Z-directed printed circuit board components having conductive channels for reducing radiated emissions |
| US8822840B2 (en) | 2012-03-29 | 2014-09-02 | Lexmark International, Inc. | Z-directed printed circuit board components having conductive channels for controlling transmission line impedance |
| US8912452B2 (en) | 2012-03-29 | 2014-12-16 | Lexmark International, Inc. | Z-directed printed circuit board components having different dielectric regions |
| US8830692B2 (en) | 2012-03-29 | 2014-09-09 | Lexmark International, Inc. | Ball grid array systems for surface mounting an integrated circuit using a Z-directed printed circuit board component |
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| JPS4997546A (ja) * | 1973-01-19 | 1974-09-14 | ||
| JPS5126777A (ja) * | 1974-08-28 | 1976-03-05 | Nippon Denki Sylvania Kk | Hodentotentosochi |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2961620A (en) * | 1955-10-06 | 1960-11-22 | Sanders Associates Inc | Phase shifter for high frequency transmission line |
| DE1252234B (ja) * | 1963-10-05 | |||
| US3584376A (en) * | 1968-10-25 | 1971-06-15 | Sprague Electric Co | Microstrip delay line and a method of manufacturing same |
| US3585535A (en) * | 1969-07-22 | 1971-06-15 | Sprague Electric Co | Microstrip delay line |
| US3656179A (en) * | 1970-08-21 | 1972-04-11 | Bell Telephone Labor Inc | Microwave stripline phase adjuster |
| US3781722A (en) * | 1973-03-12 | 1973-12-25 | Rca Corp | Digitally variable delay time system |
| US4160220A (en) * | 1978-01-23 | 1979-07-03 | Rca Corporation | Precision microwave delay circuit and method |
| JPS58145211A (ja) * | 1982-02-22 | 1983-08-30 | Elmec Corp | 可変遅延線 |
| JPS5913411A (ja) * | 1982-07-14 | 1984-01-24 | Elmec Corp | 遅延線 |
-
1983
- 1983-05-26 JP JP58094347A patent/JPS59219002A/ja active Granted
-
1984
- 1984-05-22 US US06/612,915 patent/US4642588A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4997546A (ja) * | 1973-01-19 | 1974-09-14 | ||
| JPS5126777A (ja) * | 1974-08-28 | 1976-03-05 | Nippon Denki Sylvania Kk | Hodentotentosochi |
Also Published As
| Publication number | Publication date |
|---|---|
| US4642588A (en) | 1987-02-10 |
| JPS6357962B2 (ja) | 1988-11-14 |
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