JPS59217293A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPS59217293A JPS59217293A JP58091775A JP9177583A JPS59217293A JP S59217293 A JPS59217293 A JP S59217293A JP 58091775 A JP58091775 A JP 58091775A JP 9177583 A JP9177583 A JP 9177583A JP S59217293 A JPS59217293 A JP S59217293A
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- memory cell
- cell array
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Read Only Memory (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特にユーザが自由にプ
ログラムの出来るフィールド会プログラマブル半導体集
積回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor integrated circuit, and more particularly to a field programmable semiconductor integrated circuit that can be freely programmed by a user.
最近、半導体技術の目覚しい発達に伴って、システムの
ＬＳＩ化が進んでいる。特に、小量多品種のシステムを
ＬＳＩ化する時共通部分は、専用ＬＳＩを用い、品種ご
とに異なる部分をユーザが自由にプログラムして論理を
実現できるｌ１ｉｌ！ＦＲＯＭ。Recently, with the remarkable development of semiconductor technology, the use of LSI systems is progressing. In particular, when converting small-volume, high-mix systems into LSIs, dedicated LSIs are used for the common parts, and users can freely program the different parts for each type to realize logic! FROM.
ジャンクション破壊式やヒユーズ式のＦＲＯＭ、ＦＰＩ
、Ａ（フィールド−プログラマブル・ロジック・アレイ
）等フィールドプログラマブル半導体集積回路を用い、
多様化に対応している。Junction breaking type or fuse type FROM, FPI
, using field programmable semiconductor integrated circuits such as A (field-programmable logic array),
Responds to diversification.
しかしながら、多くのプログラムパターンを管理し、書
込んだ後の素子にどのパターンを書込んだかを表示する
必要がある。この表示作業は工数が増すばかシではなく
、表示の誤シや消失などの可能性もある。この解決には
、識別付号などの情報をセルアレイの中に書込めはよい
が、この為に端子数の増加又は、使用できるプログラム
可能なセルアレイの減少という欠点がある。However, it is necessary to manage many program patterns and display which pattern has been written to the element after writing. This display work is not only a chore that increases the number of man-hours, but also a possibility of display errors or disappearances. Although this solution allows information such as identification numbers to be written into the cell array, it has the disadvantage of increasing the number of terminals or reducing the usable programmable cell array.
本発明の目的は、上記欠点を除き端子数の増加及び使用
できるグログラム可能なセルアレイ数を減らす事なく、
識別付号など付加的な情報を半導体集積回路内に内蔵の
出来るフィールド・プログラマブル型の半導体集積回路
を提供する事にある。It is an object of the present invention to eliminate the above-mentioned drawbacks without increasing the number of terminals and reducing the number of usable programmable cell arrays.
The object of the present invention is to provide a field programmable semiconductor integrated circuit in which additional information such as an identification code can be built into the semiconductor integrated circuit.
本発明の半導体集積回路は、制御端子と複数の入力端子
を有するＸ座標入力回路と、該Ｘ座標入力回路からの信
号を解読する第１Ｘデコーダと、該第１Ｘデコーダに接
続するプログラム可能な第１メモリセルアレイと、該第
１メモリセルアレイのＹ座標側に接続するプログラム可
能な第２メモリセルと、該第２メモリセルアレイに解読
した信号を人力する第２Ｘデコーダと、前記第１Ｘデコ
ーダ、第２Ｘデコーダ及び制御端子に接続し前記第１メ
モリセルアレイが活性化される信号が入力されたときは
前記第２メモリセルアレイが活性化されず前記第２メモ
リセルアレイが活性化される信号が入力されたときは前
記第１メモリセルアレイが活性化されないように相補的
動作を行う制御回路と、Ｘ座標入力回路と、該Ｘ座標入
力回路に接続し前記第１及び第２メモリセルアレイに解
読した信号を与えるＹデコーダと、該Ｙデコーダに接続
する出力回路とを含んで構成される。The semiconductor integrated circuit of the present invention includes an X coordinate input circuit having a control terminal and a plurality of input terminals, a first X decoder for decoding signals from the X coordinate input circuit, and a programmable first X decoder connected to the first X decoder. a programmable second memory cell connected to the Y-coordinate side of the first memory cell array; a second X decoder for manually inputting the decoded signal to the second memory cell array; When a signal connected to the decoder and control terminal is input that activates the first memory cell array, the second memory cell array is not activated, and when a signal that activates the second memory cell array is input. a control circuit that performs a complementary operation so that the first memory cell array is not activated; an X coordinate input circuit; and a It is configured to include a decoder and an output circuit connected to the Y decoder.
次に、本発明の実施例について図面を用いて説明する。Next, embodiments of the present invention will be described using the drawings.
第１図は本発明の一実施例のブロック図である１、この
実施例は、制御端子Ａｉ と複数の入力端子Ａ、〜Ａ
ｉ−鳳を有するＸ座標入力回路としてのＸアドレスバッ
ファ７と、このＸアドレスバッファからの信号を解読す
る第１Ｘデコーダ２と、この第１Ｘデコーダ２に接続す
るプログラム可能な第１メモリセルアレイ１と、この第
１メモリセルアレイ１のＹ座標側に接続するプログラム
可能な第２メモリセル５と、この第２メモリセルアレイ
５に解読した信号を人力する第２Ｘデコーダ３と、第１
Ｘデコーダ２、第２Ｘデコーダ３及び制御端子Ａｉに接
続し第１メモリセルアレイ１が活性化される信号が入力
されたときは第２メモリセルアレイ５が活性化されず第
２メモリセルアレイ５が活性化される信号が入力された
ときは第１メモリセルアレイ１が活性化されないように
相補的動作を行う制御回路９と、Ｘ座標入力回路として
のＹアドレスバッファ８と、このＹアドレスバッファ８
に接続し、第１及び第２メモリセルアレイ１，５に解読
した信号を与えるＹデコーダ３と、このＹデコーダに接
続する出力回路４とを含んで構成される。FIG. 1 is a block diagram of one embodiment of the present invention. This embodiment consists of a control terminal Ai and a plurality of input terminals A, ˜A.
An X-address buffer 7 as an X-coordinate input circuit having an i-Fuji, a first X-decoder 2 for decoding signals from the X-address buffer, and a programmable first memory cell array 1 connected to the first X-decoder 2. , a programmable second memory cell 5 connected to the Y-coordinate side of this first memory cell array 1, a second X decoder 3 that manually inputs the decoded signal to this second memory cell array 5, and a
When a signal that connects to the X decoder 2, the second X decoder 3, and the control terminal Ai and activates the first memory cell array 1 is input, the second memory cell array 5 is not activated and the second memory cell array 5 is activated. a control circuit 9 that performs complementary operation so that the first memory cell array 1 is not activated when a signal is input, a Y address buffer 8 as an X coordinate input circuit, and this Y address buffer 8.
The Y-decoder 3 is connected to the Y-decoder 3 and supplies decoded signals to the first and second memory cell arrays 1 and 5, and an output circuit 4 is connected to the Y-decoder.
第２メモリセルアレイ５は識別符号などの付加情報を記
憶する部分で、第２Ｘデコーダはその識別符号の解読器
である。Ｙデコーダ３及び出力回路４は第１メモリセル
アレイ１が活性化している時も第２メモリセルアレイ５
が活性化している時も常に活性化している。メモリセル
アレイ及びＸデコーダは、第１のもの第２のものも基本
的には同じ構成で実現できる。但し、一般的に第１のメ
モリセルアレイの方が第２のメモリセルアレイより規模
が大きいのが普通である。又、端子Ａｏ −Ａ ｉに入
力するアドレス信号は、第１のＸデコーダの入力とも第
２のＸデコーダの入力ともなるわけであるが、メモリセ
ルの規模の差より使われるアドレス入力信号の数は第１
Ｘデコーダ２の方が多くなる。第２Ｘデコーダ６０人力
に用いないアドレス信号入力端子（例えば端子Ａｉ ）
を第１のメモリセルアレイ及び第２のメモリセルア
レイを活性化させる為の制御端子として用いればよい。The second memory cell array 5 is a part that stores additional information such as an identification code, and the second X decoder is a decoder for the identification code. The Y decoder 3 and the output circuit 4 are connected to the second memory cell array 5 even when the first memory cell array 1 is activated.
is always active even when it is active. The first and second memory cell arrays and X decoders can be realized with basically the same configuration. However, the first memory cell array is generally larger in scale than the second memory cell array. Also, the address signal input to the terminals Ao-Ai serves as an input to both the first X decoder and the second X decoder, but due to the difference in the size of the memory cells, the number of address input signals used is limited. is the first
The number of X decoders 2 is larger. 2nd X decoder 60 Address signal input terminal not used for manual operation (e.g. terminal Ai)
may be used as a control terminal for activating the first memory cell array and the second memory cell array.
但し、第１のメモリセルアレイが活性化されている時は
、端子Ａｉ に入力する信号はアドレス人力信号として
、例えばＴＴＬレベル（ｏＶ〜５Ｖ） で動作しなけ
ればならなく、同時に第２のメモリセルアレイを非活性
化させ、第２のメモリセルアレイが活性化している時は
第１メモリセルアレイを非活性させる必要がある。すな
わち、ＴＴＩ、レベル以外のレベルが端子Ａｉ に入力
された時、第２メモリセルアレイが活性化され、第１メ
モリセルアレイが非活性化する様にし、ＴＴＬレベル力
玉入玉人力た時はその反対の動作をする必要がある。こ
こでＴＴＬレベル以外のレベル（例えば１２Ｖ）を第３
レベルということにする。However, when the first memory cell array is activated, the signal input to terminal Ai must operate as an address manual signal, for example, at a TTL level (oV~5V), and at the same time, the signal input to terminal Ai must operate at a TTL level (oV to 5V). When the second memory cell array is activated, it is necessary to deactivate the first memory cell array. That is, when a level other than the TTI level is input to the terminal Ai, the second memory cell array is activated and the first memory cell array is deactivated, and vice versa when the TTL level is input. It is necessary to perform the following actions. Here, set the level other than the TTL level (for example, 12V) to the third level.
Let's call it level.
第２図は第１図に示す一実施例の一部の詳細回路図であ
る。FIG. 2 is a detailed circuit diagram of a portion of the embodiment shown in FIG.
ＸデコーダはマルチエミッタトランジスタＱ、とトラン
ジスタＱｌ ｌ Ｑｓ ＋抵抗Ｒ，、也、 也及び夕゛
イオードＤで構成されるナントゲートＩＩＡで構成され
、選択されたナントゲートは低レベルとなり、他は高レ
ベルとなる。制御回路９に使われるゲート１２は、第３
図に示す様に、“トランジスタＱｔ ｌ ＩＱｌｌ ＋
Ｑ＋ｓ及び抵抗Ｒ１１ｌ Ｒ１１ｌＲ１，で構成される
インバータである。ゲート１３は、第４図に示す様に、
ツェナーダイオードＤ２１と抵抗几２１．Ｒ２２゜トラ
ンジスタＱ２１で構成されるインノく一部である。ツェ
ナーダイオードＤ２１のツェナー電圧＆ま７ｖとする。The X-decoder consists of a multi-emitter transistor Q, a Nant gate IIA consisting of a transistor Ql Qs + a resistor R, , , and a diode D, and the selected Nant gate is at a low level and the others are at a high level. level. The gate 12 used in the control circuit 9 is the third
As shown in the figure, “transistor Qt l IQll +
This is an inverter composed of Q+s and resistors R111 and R111R1. The gate 13, as shown in FIG.
Zener diode D21 and resistor 21. R22 is a part of the circuit consisting of transistor Q21. The Zener voltage of the Zener diode D21 is +7V.
「Ｘ及び８Ａ 、８１′は、メモ９セルアレイ活性化用
の制御信号である。``X, 8A, 81' are control signals for activating the memory 9 cell array.
端子ＡＩ に’ｒ ’ｒ Ｌレベルが入力されている時
は制御信号８Ａは高レベル、制御信号８Ａ／は低レベル
、制御信号８Ａ／は高レベルとなり、第２Ｘデコーダ６
は制御信号ＳＡ／が低レベルとなり、すべてのナンドゲ
ー）１１Ｂのレベルは高レベルとなり。When the 'r'r L level is input to the terminal AI, the control signal 8A is at a high level, the control signal 8A/ is at a low level, and the control signal 8A/ is at a high level, and the second X decoder 6
The control signal SA/ becomes low level, and the level of all NAND games) 11B becomes high level.
非活性化され、第１Ｘデコーダ２は制御信号ＳＡ’が高
レベルとなるために活性化され、ナントゲート１１への
一つがアドレス入力信号で選択され低レベルとなる。す
なわち、第１メモリセルアレイ１が活性化され、第２メ
モリセルアレイ５が非活性化される事になる。また、端
子Ａｉ Ｋ第３レベルの１２Ｖが入力された時ツェナ
ーダイオードＤ鵞、がブレークダウンしてトランジスタ
Ｑｔｌのべ・−スに電流が流れ、トランジスタＱ□がオ
ンして信号ＳＡは低レベルとなυ、信号ＳＡ’は高レベ
ル、信号８Ａ／は低レベルとなる。すなわち、信号ＳＡ
’が低レベルとなる高弟１のＸデコーダのナントゲート
１１人はすべて高レベルとなり、第１メモリセルアレイ
は非活性化される。第２Ｘデコーダの
：ナンドゲートはアドレス信号によって選択された１つ
のナンドゲー）１１Ｂが低レベルとなり、第２のメモリ
セルアレイが活性化される。この動作は読出し時及び書
込み時とも共通である。ここでは、バイポーラ型ＦＲＯ
Ｍを例にとったが、他のＦＰＬ人などでも実現できる事
はもちろんである。The first X decoder 2 is inactivated and activated because the control signal SA' becomes high level, and one to the Nant gate 11 is selected by the address input signal and becomes low level. That is, the first memory cell array 1 is activated and the second memory cell array 5 is deactivated. Also, when 12V at the third level of terminal AiK is input, the Zener diode D breaks down and current flows to the base of the transistor Qtl, turning on the transistor Q□ and the signal SA becomes low level. When υ, the signal SA' is at high level and the signal 8A/ is at low level. That is, the signal SA
All 11 Nant gates of the X-decoder of the highest pupil 1 where ' is at a low level become a high level, and the first memory cell array is inactivated. 2nd X decoder
:The NAND gate (one NAND gate selected by the address signal) 11B becomes low level, and the second memory cell array is activated. This operation is common to both reading and writing. Here, bipolar type FRO
Although I took M as an example, it is of course possible to achieve this with other FPL personnel as well.
以上説明した様に、本発明によれば、実使用のメモリセ
ルアレイの他に付加情報を記憶できる第２メモリセルア
レイを付加し、ＴＴＬ以外のレベルによってのみ動作す
るゲートを用いる事によって端子を多重機能化し、それ
によって端子数を増やす事なく、又メインメモリの記憶
量を減らす事なく付加情報をユーザが自由に書込み又は
読出しすることのできる半導体集積回路を得ることがで
きるのでその効果は大きい。As explained above, according to the present invention, a second memory cell array capable of storing additional information is added in addition to the actually used memory cell array, and a terminal is provided with multiple functions by using gates that operate only at levels other than TTL. This is highly effective because a semiconductor integrated circuit can be obtained in which the user can freely write or read additional information without increasing the number of terminals or reducing the storage capacity of the main memory.
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す一実施例の一部の詳細回路図、第３図は第２図
に示すゲート１２の詳細回路図、第４図は第２図に示す
ゲート１３の詳細回路図である。
１・・・・・・第１メモリセリアレイ、２・・・・・・
第１Ｘデコーダ、３・・・・・・Ｘデコーダ、４・・・
・・・出力回路、５・・・・・・第２メモリセルアレイ
、６・・印・第２Ｘデコーダ、７・・・・・・Ｘアドレ
スバッファ、８・・・・・・Ｙアドレスバッファ、９・
・・・・・制御回路、ＩＩＡ、ＩＩＢ−゛。
・・・ナントゲート、１２．１３・・・・・・ゲート、
Ａｏ〜Ａｍ・・・・・・入力端子、Ｄ・・・・・・ダイ
オード、Ｄ、１・・・・・・ツェナーダイオード、００
〜０ｍ・旧・・出力端子、Ｑｒ ｒ Ｑｓ ＋ Ｑｓ
＋ Ｑｕ ＋ Ｑｒｔ ｒ Ｑａ・・・・・・ トラン
ジスタ、几３．几、几３．垢１１ Ｒｌｆ Ｉ ａ＋ｓ
ｌ ）Ｌ□、几□ ・・出・抵抗。
代理人 弁理士 内 原 晋１・、 小゛・１
．−ノ
キ１０
誉３函 ｑ ＋ ｉ
半Ｚ田FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
FIG. 3 is a detailed circuit diagram of a part of the embodiment shown in the figure, FIG. 3 is a detailed circuit diagram of the gate 12 shown in FIG. 2, and FIG. 4 is a detailed circuit diagram of the gate 13 shown in FIG. 2. 1...First memory array array, 2...
1st X decoder, 3...X decoder, 4...
...Output circuit, 5...Second memory cell array, 6...Mark/second X decoder, 7...X address buffer, 8...Y address buffer, 9・
...Control circuit, IIA, IIB-゛. ...Nantes Gate, 12.13...Gate,
Ao~Am...Input terminal, D...Diode, D, 1...Zener diode, 00
~0m・Old・・Output terminal, Qr r Qs + Qs
+ Qu + Qrt r Qa... Transistor, 几3.几、几3. Dirt 11 Rlf I a+s
l)L□, 几□...output/resistance. Agent: Patent Attorney Susumu Uchihara 1., Kou 1.
．． - Noki 10 Homare 3 box q + i Hand Zada
Claims (1)
該Ｘ座標入力回路からの信号を解読する第１Ｘデコーダ
と、該第１Ｘデコーダに接続するプログラム可能な第１
メモリセルアレイと、該第１メモリセルアレイのＹ座標
側に接続するプログラム可能な第２メモリセルと、該第
２メモリセルアレイに解読した信号を人力する第２Ｘデ
コーダと、前記第１Ｘデコーダ、第２Ｘデコーダ及び制
御端子に接続し前記第１メモリセルアレイが活性化され
る信号が入力されたときは前記第２メモリセルアレイが
活性化されず前記第２メモリセルアレイが活性化される
信号が入力されたときは前記第１メモリセルアレイが活
性化されないように相補的動作を行う制御回路と、Ｘ座
標入力回路と、該Ｘ座標入力回路に接続し前記第１及び
第２メモリセルアレイに解読した信号を与えるＹデコー
ダと、該Ｙデコーダに接続する出力回路とを含むことを
特徴とする半導体集積回路。an X coordinate input circuit having a control terminal and a plurality of input terminals;
a first X-decoder for decoding signals from the X-coordinate input circuit; and a first programmable X-decoder connected to the first X-decoder.
a memory cell array, a programmable second memory cell connected to the Y coordinate side of the first memory cell array, a second X decoder for manually inputting the decoded signal to the second memory cell array, the first X decoder, and the second X decoder. and when a signal connected to the control terminal that activates the first memory cell array is input, the second memory cell array is not activated, and when a signal that activates the second memory cell array is input. a control circuit that performs a complementary operation so that the first memory cell array is not activated; an X-coordinate input circuit; and a Y-decoder connected to the X-coordinate input circuit and providing decoded signals to the first and second memory cell arrays. and an output circuit connected to the Y decoder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091775A JPS59217293A (en) | 1983-05-25 | 1983-05-25 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091775A JPS59217293A (en) | 1983-05-25 | 1983-05-25 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59217293A true JPS59217293A (en) | 1984-12-07 |
| JPH0120520B2 JPH0120520B2 (en) | 1989-04-17 |
Family
ID=14035955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58091775A Granted JPS59217293A (en) | 1983-05-25 | 1983-05-25 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59217293A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50144348A (en) * | 1974-05-09 | 1975-11-20 | ||
| JPS5380143A (en) * | 1976-12-25 | 1978-07-15 | Toshiba Corp | Memory unit |
| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
| JPS5794998A (en) * | 1980-12-03 | 1982-06-12 | Toshiba Corp | Nonvolatile semiconductor memory |
-
1983
- 1983-05-25 JP JP58091775A patent/JPS59217293A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0120520B2 (en) | 1989-04-17 |
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