JPS59214329A - Majority decision circuit - Google Patents
Majority decision circuitInfo
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- JPS59214329A JPS59214329A JP8935283A JP8935283A JPS59214329A JP S59214329 A JPS59214329 A JP S59214329A JP 8935283 A JP8935283 A JP 8935283A JP 8935283 A JP8935283 A JP 8935283A JP S59214329 A JPS59214329 A JP S59214329A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
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Abstract
Description
【発明の詳細な説明】
この発明は、例えばディジタル伝送路において冗長性を
持たせた複数ビットから多数決によりそのデータを復号
するような場合に使用される、多数決判定回路に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a majority decision circuit used when, for example, data is decoded by majority decision from a plurality of redundant bits in a digital transmission path.
従来、この種の装置として第1図に示すものがあった。Conventionally, there has been a device of this type as shown in FIG.
図において、1は多数決判定されるNビットのディジタ
ルビットパターン、2はパターンl内のピント「1」の
数を積算する全加算器、3はそのバイナリ出力、4はバ
イナリで与えられる多数決判定闇値、 5tよ比較器
、6.7は比較器5からの多数決判定結果信号である。In the figure, 1 is an N-bit digital bit pattern that is judged by majority decision, 2 is a full adder that adds up the number of focus "1"s in pattern l, 3 is its binary output, and 4 is a majority decision pattern given in binary. The value 5t of the comparator and 6.7 is the majority decision result signal from the comparator 5.
第2図は第1図の回路動作を説明するためのもので、図
において1は8ビツトの被判定信号、3は被判定信号1
の内の「1」の個数を積算した4ビットバイナリ値、4
は外部より4ビツトバイナリ値で与えられる多数決判定
闇値、6.7は2ビツトの多数決判定結果信号、8a〜
8gは全加算器である。Figure 2 is for explaining the circuit operation of Figure 1. In the figure, 1 is the 8-bit signal to be determined, and 3 is the signal to be determined 1
4-bit binary value, which is the sum of the number of "1"s in 4
is the majority decision dark value given externally as a 4-bit binary value, 6.7 is the 2-bit majority decision result signal, 8a~
8g is a full adder.
次に第2図に従って動作について説明する。Next, the operation will be explained according to FIG.
その加算値が全加算器8gに入力され、全加算器8gか
らは8ビツトの入力データ1に何個の「1」が存在する
かを示すデータがバイナリ値3として出力される。今、
入力信号1は8ビツトであるからバイナリ値3の出力範
囲ば0から8までの値となる。そしてこの出力信号3は
4ビツトの比較器5に入力される。またこの比較器5の
もう一方の入力には多数決判定閾値4がバイナリで入力
されており、この2僅の比較結果が2ビツトの多数決判
定結果信号6.7として出力される。第3図は多数決判
定結果を示したものである。The added value is input to the full adder 8g, and the full adder 8g outputs data as a binary value 3 indicating how many "1"s are present in the 8-bit input data 1. now,
Since the input signal 1 is 8 bits, the output range of the binary value 3 is from 0 to 8. This output signal 3 is then input to a 4-bit comparator 5. Moreover, the majority decision threshold 4 is input in binary form to the other input of the comparator 5, and the result of this 2-bit comparison is output as a 2-bit majority decision result signal 6.7. FIG. 3 shows the majority decision result.
従来の多数決判定回路は以上のように構成されているの
で、被判定信号のビット数Nが増大するに従って多数の
全加算器を必要とし、装置の占有するスペースが大きく
なるという欠点があった。Since the conventional majority decision circuit is configured as described above, it has the disadvantage that as the number of bits N of the signal to be decided increases, a large number of full adders are required, and the space occupied by the device increases.
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、全加算器と数値比較器(第2図の
8a〜8gと5に相当する部分)とを、各アドレスNビ
ット中ビット“1”の個数が所定の多数決判定闇値より
多いアドレスには多い旨を示す第1の出力データを、上
記多数決判定闇値より少ないアドレスには少ない旨を示
す第2−出力データを2等しいアドレスには等しい旨を
示す第3の出力データを記憶しているR OM (Re
adOnly Memory)に置換えることにより
、使用する回路素子の数を大幅に減少できる多数決判定
回路を提供することを目的としている。This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and it uses a full adder and a numerical comparator (corresponding to 8a to 8g and 5 in FIG. 2) for each address N bits. First output data indicating that the number of middle bits "1" is greater than a predetermined majority judgment dark value is outputted to an address indicating that the number is large, and second output data indicating that the number of medium bits "1" is smaller than the majority judgment darkness value is provided to an address indicating that the number is small. ROM (Re
The purpose of the present invention is to provide a majority decision circuit that can significantly reduce the number of circuit elements used by replacing it with adOnly Memory.
以下、この発明の一実施例を図について説明する。第4
図において、1,6.7は第2図と同じものを示し、9
は2ビツト×256ワードのROMで、これは各アドレ
スに多数決判定信号として使用する出力データを記憶し
ているものである。An embodiment of the present invention will be described below with reference to the drawings. Fourth
In the figure, 1, 6.7 indicates the same as in Figure 2, and 9
is a 2 bit x 256 word ROM which stores output data used as a majority decision signal at each address.
次に動作について説明する。8ビツトの被判定信号1は
、ROM9のアドレスラインに入力される。ROM9に
は8ビツトの被判定信号1がとりうる全での場合、!I
]ち2=256通りについである規則に従って出力デー
タが記憶されており、その出力データ6,7を多数決判
定信号として使用できる。Next, the operation will be explained. The 8-bit signal to be determined 1 is input to the address line of the ROM 9. In ROM 9, there are all possible 8-bit signals to be determined 1! I
] Output data is stored according to a certain rule in 2=256 ways, and the output data 6 and 7 can be used as a majority decision signal.
その場合のROM9には予め記憶させておくメモリパタ
ーンの一例を第5図に示す。FIG. 5 shows an example of a memory pattern that is stored in advance in the ROM 9 in that case.
このメモリパターンは第4図の装置が第2図の装置と全
く等価に動作するためのものである。即ち、アドレス8
ビツトの内ビット「1」の個数が多数決判定闇値「4」
より少ない番地については少ない旨を示す第2の出力デ
ータD1Do−00を記憶させ、アドレス8ビツトの内
ビット「1」の個数が多数決闇値「4」より多い番地に
ついては多い旨を示す第1の出力データDiDo=01
を、また等しい番地には等しい旨を示す第3の出力デー
タDiDii=10をそれぞれ記憶させておく。This memory pattern is used so that the device of FIG. 4 operates in exactly the same manner as the device of FIG. 2. That is, address 8
The number of bits “1” among the bits is the majority decision value “4”
For addresses with a smaller number, the second output data D1Do-00 indicating that the number is smaller is stored, and for addresses where the number of bits "1" among the eight bits of the address is greater than the majority decision value "4", the first output data D1Do-00 indicating that the number is large is stored. Output data DiDo=01
and third output data DiDii=10 indicating equality is stored at the same address.
その結果ROM9は被判定信号1として8ビツト中ビツ
ト“1”の個数が多数決判定闇値「4」よりも多い、少
ない9等しいものがそれぞれ入力されたときに、第1.
第2.第3の出力データ「01J、rooJ、rlOJ
を多数決判定結果信号6,7として出力することとなる
。As a result, the ROM 9 inputs the signal to be judged 1 when the number of bits "1" out of 8 bits is greater than or less than the majority judgment value "4" and equal to 9, respectively.
Second. Third output data “01J, rooJ, rlOJ
will be output as majority decision result signals 6 and 7.
以上のように、この発明によれば、全加算器。As described above, according to the present invention, a full adder is provided.
及び数値比較器の部分を、各アドレスNビット中ビット
“1”の個数が所定の多数決判定闇値より多いアドレス
には多い旨を示す第1の出力データを、上記多数決判定
闇値より少ないアドレスには少ない旨を示す第2の出力
データを2等しいアドレスには等しい旨を示す第3の出
力データを記憶しているROMに置換えるようにしたの
で、装置の小形化、低電力化が可能となる効果がある。and the numerical comparator part, for addresses where the number of bits "1" among N bits of each address is greater than the predetermined majority decision dark value, the first output data indicating that the number is greater than the predetermined majority decision dark value; Since the second output data indicating that the address is less than 2 is replaced by the ROM that stores the third output data indicating that the address is equal to 2, it is possible to downsize the device and reduce power consumption. This has the effect of
第1図は従来の多数決判定回路を示す構成図。
第2図は従来装置の具体例を示す構成図、第3図は多数
決判定基準の一例を示す図、第4図は本発明の一実施例
による多数決判定回路を示す構成図。
第5図は本発明に使用するROMの記憶パターン例を示
す図である。
図中、1は被判定信号、6,7は多数決判定結果信号、
9はROM (読出し専用メモリ)である。
なお図中同一符号は同−又は相当部分を示す。
代理人 大岩増雄
第1図
第2図
(JU ] O
第3図
第4図FIG. 1 is a block diagram showing a conventional majority decision circuit. FIG. 2 is a block diagram showing a specific example of a conventional device, FIG. 3 is a diagram showing an example of majority decision criteria, and FIG. 4 is a block diagram showing a majority decision circuit according to an embodiment of the present invention. FIG. 5 is a diagram showing an example of a storage pattern of a ROM used in the present invention. In the figure, 1 is the signal to be determined, 6 and 7 are majority determination result signals,
9 is a ROM (read only memory). Note that the same reference numerals in the figures indicate the same or equivalent parts. Agent Masuo Oiwa Figure 1 Figure 2 (JU] O Figure 3 Figure 4
Claims (1)
中ピント“l”の個数が所定の多数決判定闇値より多い
アドレスには多い旨を示す第1の出力データを、上記多
数決判定闇値より少ないアドレスには少ない旨を示す第
2の出力データを、等しいアドレスには等しい旨を示す
第3の出力データを記憶している読出し専用メモリがら
なり、Nピッ゛トの被判定信号がアドレス入力され上記
第1ないし第3の出力データのいずれかを出力すること
を特徴とする多数決判定回路。(1) For each address of N bits, the first output data indicating that the number of focus “l”s in each address N bits is greater than the predetermined majority decision dark value is calculated from the majority decision dark value. It consists of a read-only memory that stores second output data indicating that there are fewer addresses for fewer addresses and third output data that indicates that they are equal for equal addresses. and outputs any one of the first to third output data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8935283A JPS59214329A (en) | 1983-05-19 | 1983-05-19 | Majority decision circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8935283A JPS59214329A (en) | 1983-05-19 | 1983-05-19 | Majority decision circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59214329A true JPS59214329A (en) | 1984-12-04 |
Family
ID=13968312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8935283A Pending JPS59214329A (en) | 1983-05-19 | 1983-05-19 | Majority decision circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59214329A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6243215A (en) * | 1985-08-21 | 1987-02-25 | Matsushita Electric Ind Co Ltd | Synchronization detecting circuit containing majority deciding function |
-
1983
- 1983-05-19 JP JP8935283A patent/JPS59214329A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6243215A (en) * | 1985-08-21 | 1987-02-25 | Matsushita Electric Ind Co Ltd | Synchronization detecting circuit containing majority deciding function |
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