JPS59212023A - Ad変換器 - Google Patents
Ad変換器Info
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- JPS59212023A JPS59212023A JP8574483A JP8574483A JPS59212023A JP S59212023 A JPS59212023 A JP S59212023A JP 8574483 A JP8574483 A JP 8574483A JP 8574483 A JP8574483 A JP 8574483A JP S59212023 A JPS59212023 A JP S59212023A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、変換精度の悪いアナログディジタル変換器(
略してAD変換器)の出力誤差を自己校正回路により補
正する高檀度AD変換器に係シ、特に集積回路化に好適
なAD変換器に関する。
略してAD変換器)の出力誤差を自己校正回路により補
正する高檀度AD変換器に係シ、特に集積回路化に好適
なAD変換器に関する。
変換時間が1m8eO/サンプル以下の比較的高速のA
D変換器では、変換方式として逐次比較方式、直並列変
換方式が一般的である。これらの変換方式を使用したA
D変換器の精度(特に線形精度)は、主として構成回路
の1つであるDA変換器のseで決まる。このDA変換
器は荷重回路から成り、抵抗やトランジスタ等の構成の
バラツキの程度により変換精度が決まる。従来、これら
を集積回路化する場合、集積回路の構成素子(抵抗、ト
ランジスタ等)のバラツキ等のために歩留シ良く実現で
きるAD変換精度の上限は、0.1〜0.2%(10〜
9ビツトに相当)程度と悪い。問題点を明確にするため
に精度の悪いAD変換器として逐次比較方式の4ピツ)
AD変換器を考え、下位3ビツトの荷重精度は正確であ
シ、上位1ピツトの荷重精度が理想値より20%低い場
合を考える。
D変換器では、変換方式として逐次比較方式、直並列変
換方式が一般的である。これらの変換方式を使用したA
D変換器の精度(特に線形精度)は、主として構成回路
の1つであるDA変換器のseで決まる。このDA変換
器は荷重回路から成り、抵抗やトランジスタ等の構成の
バラツキの程度により変換精度が決まる。従来、これら
を集積回路化する場合、集積回路の構成素子(抵抗、ト
ランジスタ等)のバラツキ等のために歩留シ良く実現で
きるAD変換精度の上限は、0.1〜0.2%(10〜
9ビツトに相当)程度と悪い。問題点を明確にするため
に精度の悪いAD変換器として逐次比較方式の4ピツ)
AD変換器を考え、下位3ビツトの荷重精度は正確であ
シ、上位1ピツトの荷重精度が理想値より20%低い場
合を考える。
4ビツトの各荷重がすべて正確な場合のアナログ入力と
出力コードとの関係は第1図(a)に示す通りであるが
、上記のよりなAD変換器を使用した場合には、同図(
b)のようKなる。すなわち該AD変換器の各ビットの
荷重はフルスケールを1ooとすると、それぞれ40,
25,12.5,6.25となり、たとえば入力レベル
が60の場合には、まず最上位ビット(以下MSBと略
す)の荷重(60であるからMSB=1となり、AD変
換器の入力レベルは6O−40=20となる。ついで、
2ビツト目の荷重〉20であるから2ビツト目=0とな
り、ついで3ビツト目=1となる。AD変換器の入力レ
ベルは20−12.5=7.5となるから、4ビツト目
=1となる。結局、1011なる出力が得られる。これ
に対して理想値は1001であるから、1011人力に
対して1001を出力するように補正用メモリを準備す
れば問題ない。しかし一方、人力レベルが83.75
(40+25+12.5+6.25 )以上の場合、出
力は全て1111となり、理想値と1対1の対応がとれ
ないという問題を生ずる。
出力コードとの関係は第1図(a)に示す通りであるが
、上記のよりなAD変換器を使用した場合には、同図(
b)のようKなる。すなわち該AD変換器の各ビットの
荷重はフルスケールを1ooとすると、それぞれ40,
25,12.5,6.25となり、たとえば入力レベル
が60の場合には、まず最上位ビット(以下MSBと略
す)の荷重(60であるからMSB=1となり、AD変
換器の入力レベルは6O−40=20となる。ついで、
2ビツト目の荷重〉20であるから2ビツト目=0とな
り、ついで3ビツト目=1となる。AD変換器の入力レ
ベルは20−12.5=7.5となるから、4ビツト目
=1となる。結局、1011なる出力が得られる。これ
に対して理想値は1001であるから、1011人力に
対して1001を出力するように補正用メモリを準備す
れば問題ない。しかし一方、人力レベルが83.75
(40+25+12.5+6.25 )以上の場合、出
力は全て1111となり、理想値と1対1の対応がとれ
ないという問題を生ずる。
本発明は、上記AD変換器の変換情ノ(の悪さを改等し
、集積回路化に適した高速の高精度AD変換器を提供す
ることを目的とする。
、集積回路化に適した高速の高精度AD変換器を提供す
ることを目的とする。
本発明の原理は、精度の悪いAD変換器の中に誤差補償
ビットを設けて、アナログ入力に対してディジタル出力
が1対1対応になるようにし、また、校正時と変換時が
あって、校正時に該ディジタル出力に対応して正確な値
をメモリ回路に記憶し、変換時に該ディジタル出力に対
応して正確な値を記憶したメモリ回路に人力し、高精度
出力を得るようにしたものである。
ビットを設けて、アナログ入力に対してディジタル出力
が1対1対応になるようにし、また、校正時と変換時が
あって、校正時に該ディジタル出力に対応して正確な値
をメモリ回路に記憶し、変換時に該ディジタル出力に対
応して正確な値を記憶したメモリ回路に人力し、高精度
出力を得るようにしたものである。
以下、本発明を実施例を参照して詳細に説明する。第2
図は、本発明の一実施例を示す回路図である。同図にお
いて、21,22.23はそれぞれ比較器、ディジタル
アナログ変換器(略してDA変換器)、逐次レジスタを
示し、逐次比較形AD変換器の改良回路構成である。従
来回路と異なる点はDA変換器22がMOB−LSB(
量上位ビット〜最下位ビットの略)に対応する荷重の他
に誤差補償用の荷重を太線で示すように持ち、これに対
応して逐次レジスタ23も1ビツトだけ余分に持つ。荷
重誤差の重みの決定は、次のように行なう。mピッ)A
D変換器において、上位nビットの精度が悪く、下位(
m−n)ビットの精度は良好であるとすると、誤差補償
ビットの荷重を(n+1)ビット目の荷重に等しくさせ
る。この場合の逐次比較形AD変換器の動作は、次のよ
うに行なわれる。まず逐次レジスタ23のMOBのみを
1とすると、それに対応するアナログ値がDA変換器2
2の出力に現れ、入力電圧e、を比較器21により比較
される。入力電圧がDA変換器出力より大の場合は、M
8B=1のまま、2ビツト目も1となるよう制御回路2
9により制御する。逆に入力電圧が荷重回路出力より小
の場合、MSBを0とし、2ビツト目を1とする。そし
て再び入力電圧とDA変換器出力が比較され、逐次レジ
スタ23を上記と同様に制御する。以下順に下位のビッ
トを求めていく。ここで誤差補償ビットの比較順位は、
精度の悪い上位nビットの次の(n+1)ビット目の後
に挿入されている。たたし、誤差補償ビットの荷重値は
(n+1)ビット目の荷重値と同じである。今、第1図
において、誤差補償ビットの荷重を25に設定した例を
同図(C)に示す。ただし、逐次比較の順序をMOB→
2ビット目→唄差補償ビット目→3ビット目→4ビット
目とした。たとえば入力レベルが90の場合、MSB=
1となり、人力レベルは9O−40=50となる。した
がって2ビツト目=1となシ、人力レベルは5O−25
=25となる。ついで誤差補償ビット=1となり、入力
レベルは25−25=0となシ、3ビツト目および4ビ
ツト目は両者ともOとなる。結局11100なる出力信
号を得ることができ、理想値1110と1対1に対応す
る値を得ることができ、前記問題点を解消できる。
図は、本発明の一実施例を示す回路図である。同図にお
いて、21,22.23はそれぞれ比較器、ディジタル
アナログ変換器(略してDA変換器)、逐次レジスタを
示し、逐次比較形AD変換器の改良回路構成である。従
来回路と異なる点はDA変換器22がMOB−LSB(
量上位ビット〜最下位ビットの略)に対応する荷重の他
に誤差補償用の荷重を太線で示すように持ち、これに対
応して逐次レジスタ23も1ビツトだけ余分に持つ。荷
重誤差の重みの決定は、次のように行なう。mピッ)A
D変換器において、上位nビットの精度が悪く、下位(
m−n)ビットの精度は良好であるとすると、誤差補償
ビットの荷重を(n+1)ビット目の荷重に等しくさせ
る。この場合の逐次比較形AD変換器の動作は、次のよ
うに行なわれる。まず逐次レジスタ23のMOBのみを
1とすると、それに対応するアナログ値がDA変換器2
2の出力に現れ、入力電圧e、を比較器21により比較
される。入力電圧がDA変換器出力より大の場合は、M
8B=1のまま、2ビツト目も1となるよう制御回路2
9により制御する。逆に入力電圧が荷重回路出力より小
の場合、MSBを0とし、2ビツト目を1とする。そし
て再び入力電圧とDA変換器出力が比較され、逐次レジ
スタ23を上記と同様に制御する。以下順に下位のビッ
トを求めていく。ここで誤差補償ビットの比較順位は、
精度の悪い上位nビットの次の(n+1)ビット目の後
に挿入されている。たたし、誤差補償ビットの荷重値は
(n+1)ビット目の荷重値と同じである。今、第1図
において、誤差補償ビットの荷重を25に設定した例を
同図(C)に示す。ただし、逐次比較の順序をMOB→
2ビット目→唄差補償ビット目→3ビット目→4ビット
目とした。たとえば入力レベルが90の場合、MSB=
1となり、人力レベルは9O−40=50となる。した
がって2ビツト目=1となシ、人力レベルは5O−25
=25となる。ついで誤差補償ビット=1となり、入力
レベルは25−25=0となシ、3ビツト目および4ビ
ツト目は両者ともOとなる。結局11100なる出力信
号を得ることができ、理想値1110と1対1に対応す
る値を得ることができ、前記問題点を解消できる。
次に第2図において、24は並列レジスタであり、逐次
比較が終了した時点のDA変換器22のディジタル出力
をセットする。25は加算器であり、誤差補償ビットと
(n+1)ビット目以上の値を加算するものである。こ
の動作を第3図によシ説明する。同図(a)は横軸をア
ナログ入力、縦軸をディジタル出力としたときの誤差補
償ビットがない場合(点線)とある場合(実線)のAD
変換特性を示す。同図(a)の点線は、上位nビットの
荷重精度が悪いため飽和してしまった場合について示し
ている。nビット目の重みが本来t!の時刻で出るべき
ところが、t2の時刻までずれてしまったために飽和し
ている。同図(b)は誤差補償ビットを入れたときのタ
イムチャートを示し、(n−1)ビット目以上と(n+
2 )ビット目以下は省略しである。誤差補償ビットが
tt%tzの時間内で効いてくるようになり、第2図の
加算器25により、同図(C)のように、nビット目と
(n+1)ビット目のビットの切替りがt2からtlへ
早くなっている。その結果、同図(a)の実線のように
AD変換器の特性が変化し、飽和状態という問題点が解
消したが、時刻t2での段差を解決する必要がある。こ
の段差は、上位nビットが切替わる毎に生じるので、第
4図に示すごとく、精度の悪いAD変換器の特性である
実線から本発明に従って理想特性を示す点線へ補正する
必要がある。上位nビットの荷重精度が悪いと、第4図
に示すアナログ入力・ディジタル出力の特性が、点線に
示す理想特性から実線に示す特性へずれてしまう。
比較が終了した時点のDA変換器22のディジタル出力
をセットする。25は加算器であり、誤差補償ビットと
(n+1)ビット目以上の値を加算するものである。こ
の動作を第3図によシ説明する。同図(a)は横軸をア
ナログ入力、縦軸をディジタル出力としたときの誤差補
償ビットがない場合(点線)とある場合(実線)のAD
変換特性を示す。同図(a)の点線は、上位nビットの
荷重精度が悪いため飽和してしまった場合について示し
ている。nビット目の重みが本来t!の時刻で出るべき
ところが、t2の時刻までずれてしまったために飽和し
ている。同図(b)は誤差補償ビットを入れたときのタ
イムチャートを示し、(n−1)ビット目以上と(n+
2 )ビット目以下は省略しである。誤差補償ビットが
tt%tzの時間内で効いてくるようになり、第2図の
加算器25により、同図(C)のように、nビット目と
(n+1)ビット目のビットの切替りがt2からtlへ
早くなっている。その結果、同図(a)の実線のように
AD変換器の特性が変化し、飽和状態という問題点が解
消したが、時刻t2での段差を解決する必要がある。こ
の段差は、上位nビットが切替わる毎に生じるので、第
4図に示すごとく、精度の悪いAD変換器の特性である
実線から本発明に従って理想特性を示す点線へ補正する
必要がある。上位nビットの荷重精度が悪いと、第4図
に示すアナログ入力・ディジタル出力の特性が、点線に
示す理想特性から実線に示す特性へずれてしまう。
この場合、上位nビットの切替えはDx 、 Dy 。
Dzにおいて表われ、(n+1)ビット以下の荷重は正
確であるため実線は平行線となっている。
確であるため実線は平行線となっている。
この実線が点線からどの程度ずれているか、すなわち非
直線性誤差を求めるためには、上位nビットの切替多点
以外の、例えばl)+ @ D2 、D3のディジタル
出力に対する非直線性誤差C1,ε:。
直線性誤差を求めるためには、上位nビットの切替多点
以外の、例えばl)+ @ D2 、D3のディジタル
出力に対する非直線性誤差C1,ε:。
e3を求めれば良い。ε1=0としたときのε2゜ε3
.ε4・・・・・・を求めるには、次のようにすれば良
い。第5図は、上位nビットの切替シ点の前後における
段差のすべての場合を示している。(a)は、ディジタ
ル出力D2の誤差量εmlが理想値よシ大きく、上位n
ビットの切替シ点DYに対応するアナログ量AYがAν
へずれて誤差量ευ2がさらに大きくなった場合である
。この場合の誤差量εσ2は、前の誤差量にA y ’
における1とび量”すなわちミッシングコードの数を加
算すればよい。(b)は、ディジタル出力D2の誤差量
εTTIが理想値よシ大きく、上位nビットの切替シ点
D!に対応するアナログ量AyがAy’へずれて誤差量
εD2が理想値より下にきた場合である。この場合の誤
差量εo2は、前の誤差量に誤差補償ビットが′″1”
になったディジタル出力の数だけ減算すれば良い。(C
)は、ディジタル出力D2の誤差量εD!が理想値よシ
小さく、上位nビットの切替シ点Dyに対応するアナロ
グ量AyがAy’へずれて誤差量εU2が理想値よシ上
へいった場合である。この場合の誤差量(9) εU2は、(a)と同じく前の誤差量にAy’における
1とび量”すなわちミッシングコードの数を加算すれば
よい。(d)は、ディジタル出力D2の誤差量εDlが
理想値よシ大きく、上位nビットの切替シ点D y ”
に対応するアナログtAyがAy’へずれて誤差量εD
2が理想値よシさらに下へいった場合である。この場合
の誤差量εD2は、(b)と同じく前の誤差量に誤差補
償ビットが″1”になったディジタル出力の数だけ減算
すればよい。以上をまとめると、上位nビットの切替り
点Dyの前の誤差量に対して、誤切替シ点付近でミッシ
ングコードが起きたときはこのコードの数を加算し、核
切替p点付近で誤差補償ビットが11”のときはこの区
間のコードの数だけ減算すればよい。第2図は本発明の
変換時のAD変換器の実施例を示す図であυ、第6図は
本発明の校正時のAD変換器の実施例を示す図である。
.ε4・・・・・・を求めるには、次のようにすれば良
い。第5図は、上位nビットの切替シ点の前後における
段差のすべての場合を示している。(a)は、ディジタ
ル出力D2の誤差量εmlが理想値よシ大きく、上位n
ビットの切替シ点DYに対応するアナログ量AYがAν
へずれて誤差量ευ2がさらに大きくなった場合である
。この場合の誤差量εσ2は、前の誤差量にA y ’
における1とび量”すなわちミッシングコードの数を加
算すればよい。(b)は、ディジタル出力D2の誤差量
εTTIが理想値よシ大きく、上位nビットの切替シ点
D!に対応するアナログ量AyがAy’へずれて誤差量
εD2が理想値より下にきた場合である。この場合の誤
差量εo2は、前の誤差量に誤差補償ビットが′″1”
になったディジタル出力の数だけ減算すれば良い。(C
)は、ディジタル出力D2の誤差量εD!が理想値よシ
小さく、上位nビットの切替シ点Dyに対応するアナロ
グ量AyがAy’へずれて誤差量εU2が理想値よシ上
へいった場合である。この場合の誤差量(9) εU2は、(a)と同じく前の誤差量にAy’における
1とび量”すなわちミッシングコードの数を加算すれば
よい。(d)は、ディジタル出力D2の誤差量εDlが
理想値よシ大きく、上位nビットの切替シ点D y ”
に対応するアナログtAyがAy’へずれて誤差量εD
2が理想値よシさらに下へいった場合である。この場合
の誤差量εD2は、(b)と同じく前の誤差量に誤差補
償ビットが″1”になったディジタル出力の数だけ減算
すればよい。以上をまとめると、上位nビットの切替り
点Dyの前の誤差量に対して、誤切替シ点付近でミッシ
ングコードが起きたときはこのコードの数を加算し、核
切替p点付近で誤差補償ビットが11”のときはこの区
間のコードの数だけ減算すればよい。第2図は本発明の
変換時のAD変換器の実施例を示す図であυ、第6図は
本発明の校正時のAD変換器の実施例を示す図である。
第6図において、41〜46は第2図の21〜26に対
応している。26および46は非直線性誤差量を記憶し
たメモリを示す。
応している。26および46は非直線性誤差量を記憶し
たメモリを示す。
このメモリの内容は、校正毎に書き換えられる。
(10)
第6図において、点線内は校正時に動作する回路であり
、47はランプ関数発生回路で、校正時にアナログ量の
負のフルスケールから正のフルスケールまで直線的に変
化した信号を発生するものであシ、この回路は従来技術
で容易に実現できる。
、47はランプ関数発生回路で、校正時にアナログ量の
負のフルスケールから正のフルスケールまで直線的に変
化した信号を発生するものであシ、この回路は従来技術
で容易に実現できる。
48は、上位nビットが切替る毎のミッシングコードの
数を求める回路で、上位nビットが切替わったときのm
の値と切替る直前のmの差を求めれば良い。49は、太
線の誤差補償ビットが11”の間のmの変化分を求める
回路で、誤差補償ビットの立上シ時のmの値と立下り時
のmの値の差を求めれば良い。48と49はいずれも従
来の回路で実現することが容易である。50は、48な
いし49の出力を切替える回路であシ、48と49の出
力が同時に出てくることはあシえない。51は、上位n
ビットの切替シ前の誤差補正量を貯えておく加減算付き
レジスタで、上位nビットが切替わる度に、48ないし
49の出力が加算されたシ減算されたシして51の内容
がその都度更新されていく。上位nビットの値に対応し
てレジスタ(11) 51の内容がメモリ46に貯えられる。51で加減算さ
れる際に次のような問題が生じる。第7図(a)に示す
ように、A、#A? とアナログ入力を印加していく際
に、上位nビットの切替り点が人4に早まってしまうこ
とがある。この時、A1゜Ax 、ksと周明的にmビ
ットが切替わっていたのが、上位nビットの切替りを境
にして、A4゜A5 、As 、A?の周期的なmビッ
トの切替り点がずれている。このずれ量は±1/2LS
Bを境にして、非直線性誤差量εを調整する必要がある
。
数を求める回路で、上位nビットが切替わったときのm
の値と切替る直前のmの差を求めれば良い。49は、太
線の誤差補償ビットが11”の間のmの変化分を求める
回路で、誤差補償ビットの立上シ時のmの値と立下り時
のmの値の差を求めれば良い。48と49はいずれも従
来の回路で実現することが容易である。50は、48な
いし49の出力を切替える回路であシ、48と49の出
力が同時に出てくることはあシえない。51は、上位n
ビットの切替シ前の誤差補正量を貯えておく加減算付き
レジスタで、上位nビットが切替わる度に、48ないし
49の出力が加算されたシ減算されたシして51の内容
がその都度更新されていく。上位nビットの値に対応し
てレジスタ(11) 51の内容がメモリ46に貯えられる。51で加減算さ
れる際に次のような問題が生じる。第7図(a)に示す
ように、A、#A? とアナログ入力を印加していく際
に、上位nビットの切替り点が人4に早まってしまうこ
とがある。この時、A1゜Ax 、ksと周明的にmビ
ットが切替わっていたのが、上位nビットの切替りを境
にして、A4゜A5 、As 、A?の周期的なmビッ
トの切替り点がずれている。このずれ量は±1/2LS
Bを境にして、非直線性誤差量εを調整する必要がある
。
すなわち、ずれ量が±1/2 LSB以内に収まる場合
、非直線性誤差量εはそのままであり、±1/2I、S
Bを越えた場合、非直線性誤差量εは±加 1だけ減算されなければならない。このように補へ 正すれば、mビットのAD変換器の精度は±1/2LS
B以内に押えることが可能である。上位nビットが切替
る回数は2”iMりあり、この度に上述した補正をやっ
ていたのでは、ずれ量の誤差が蓄積して非直線性誤差量
εが不正確なものとなる。
、非直線性誤差量εはそのままであり、±1/2I、S
Bを越えた場合、非直線性誤差量εは±加 1だけ減算されなければならない。このように補へ 正すれば、mビットのAD変換器の精度は±1/2LS
B以内に押えることが可能である。上位nビットが切替
る回数は2”iMりあり、この度に上述した補正をやっ
ていたのでは、ずれ量の誤差が蓄積して非直線性誤差量
εが不正確なものとなる。
そこで、同図(b)に示すmビットの切替り間隔を(1
2) 2′′個/ILSHの頻度のクロックで計測することに
する。同図(C)において、通常のmビットの切替り間
隔け2”個となる。しかし、A3−A4の区間は2”個
より小さくなシ、同図(ψに示すnビットの切替りパル
スでその個数を判断することができる。A3−A4の区
間が2−個よシ大きくなっても同様である。上位nビッ
トの切替シ毎に、該mビットの切替υ間隔を保存してお
き、その都度±1/2LSBの範囲の内外を判断すれば
、ずれ量の誤差が蓄積することなく非直線性誤差量εが
正確に表わせる。第8図は、上位nビットが切替わった
ときのnビットのずれ量を算出するものである。81け
、mビットが切替わる度に一定の間隔を持つパルスを発
生できるリトリガブルワンショット回路を示す。83は
、2−個/ILSBの頻度で発生するクロックと81の
出力とのアンド回路である。84は、カウンタであシ、
mビットの切替シ毎にクリアされる。85は、ラッチで
あり、nビットの切替シ毎にセットされる。第6図にも
どって、52は、上位nビットのずれ量を(13) 算出し、上記に示した基準で51に貯えられた非直線性
誤差量eを補正し、メモリ46に貯えられる。貯えられ
たメモリ46は第2図の26に対応し、上位nビットを
アドレスとして、誤差量εが読み出され、加算器27に
おいてmビットの値と加算を行ない、加算結果はラッチ
28にセットされ最終的なAD変換出力となる。
2) 2′′個/ILSHの頻度のクロックで計測することに
する。同図(C)において、通常のmビットの切替り間
隔け2”個となる。しかし、A3−A4の区間は2”個
より小さくなシ、同図(ψに示すnビットの切替りパル
スでその個数を判断することができる。A3−A4の区
間が2−個よシ大きくなっても同様である。上位nビッ
トの切替シ毎に、該mビットの切替υ間隔を保存してお
き、その都度±1/2LSBの範囲の内外を判断すれば
、ずれ量の誤差が蓄積することなく非直線性誤差量εが
正確に表わせる。第8図は、上位nビットが切替わった
ときのnビットのずれ量を算出するものである。81け
、mビットが切替わる度に一定の間隔を持つパルスを発
生できるリトリガブルワンショット回路を示す。83は
、2−個/ILSBの頻度で発生するクロックと81の
出力とのアンド回路である。84は、カウンタであシ、
mビットの切替シ毎にクリアされる。85は、ラッチで
あり、nビットの切替シ毎にセットされる。第6図にも
どって、52は、上位nビットのずれ量を(13) 算出し、上記に示した基準で51に貯えられた非直線性
誤差量eを補正し、メモリ46に貯えられる。貯えられ
たメモリ46は第2図の26に対応し、上位nビットを
アドレスとして、誤差量εが読み出され、加算器27に
おいてmビットの値と加算を行ない、加算結果はラッチ
28にセットされ最終的なAD変換出力となる。
以上説明したごとく本発明によれば、精度の悪いAD変
換器に簡単な誤差補償ビットおよびディジタルメモリを
付加することによシ、自己校正機能を持った高積度AD
変換器として使用できる利点を持ち、従来困難であった
AD変換器の集積回路化等に極めて有効である。
換器に簡単な誤差補償ビットおよびディジタルメモリを
付加することによシ、自己校正機能を持った高積度AD
変換器として使用できる利点を持ち、従来困難であった
AD変換器の集積回路化等に極めて有効である。
第1図は従来回路の問題点を説明するだめの図、第2図
は本発明の一実施例を示す図、第3図は誤差補償ビット
の補償効果を示す図、第4図は精度の悪いAD変換器の
特性と非直線性誤差の関係を示す図、第5図は非直線性
誤差を求める方法を説(14) 明するための図、第6図は校正時に精度の悪いAD変換
器の線形誤差を補正する手段を示す図、第7図は上位n
ビットの切替シ点のずれ量とこれを補正する信号のタイ
ムチャートを示す図、第8図は上位nビットが切替わっ
たときのnビットのずれ量を算出する回路を示す図であ
る。 21.41・・・比較器、22.42・・・DA変換器
、23.43・・・逐次レジスタ、24.44・・・並
列しく15)
は本発明の一実施例を示す図、第3図は誤差補償ビット
の補償効果を示す図、第4図は精度の悪いAD変換器の
特性と非直線性誤差の関係を示す図、第5図は非直線性
誤差を求める方法を説(14) 明するための図、第6図は校正時に精度の悪いAD変換
器の線形誤差を補正する手段を示す図、第7図は上位n
ビットの切替シ点のずれ量とこれを補正する信号のタイ
ムチャートを示す図、第8図は上位nビットが切替わっ
たときのnビットのずれ量を算出する回路を示す図であ
る。 21.41・・・比較器、22.42・・・DA変換器
、23.43・・・逐次レジスタ、24.44・・・並
列しく15)
Claims (1)
- AD変換器、核AD変換器の変換誤差を補正するための
値を記憶したディジタルメモリ要素、上記AD変換器の
ディジタル出力のうち少なくとも一部を上記メモリ要素
に入力する手段からなるAD変換器において、(’+1
)ビット目の荷重と同じ荷重を持つ金偏荷重を(n+1
)ビット目と(n+2 )ビット目との間に設けておき
、(n+1)ビット目以上の値と金偏ビットを7JlI
算した結果を上記AD変換器の出力とし、校正モードで
加痺前の上位nビットの切替り点の前の変換誤差量に対
して、該切替シ点付近でミッシングコードが起きたとき
はこのコードの数を前の変換誤差量にか日算し、該切替
り点付近で金儲ピットに112が立ったときこの区間の
コードの数を前の変換誤差量から減算する校正手段を行
な、い、上位nビットの切替え毎に上記変換誤差量を上
記メモリ要素に貯えておき、変換モードで上記か目算前
の上位nビットをアドレスとして上記メモリ要素から変
換誤差量を読出して、上記加算後のAD変換器の出力に
さらに加算を行ない最終的出力とするAD変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8574483A JPS59212023A (ja) | 1983-05-18 | 1983-05-18 | Ad変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8574483A JPS59212023A (ja) | 1983-05-18 | 1983-05-18 | Ad変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59212023A true JPS59212023A (ja) | 1984-11-30 |
Family
ID=13867348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8574483A Pending JPS59212023A (ja) | 1983-05-18 | 1983-05-18 | Ad変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59212023A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6229318A (ja) * | 1985-07-31 | 1987-02-07 | Yamatake Honeywell Co Ltd | A/d変換方法およびa/d変換器 |
JPH02504459A (ja) * | 1988-05-23 | 1990-12-13 | ヒユーズ・エアクラフト・カンパニー | 較正付きサブレンジアナログデジタル変換器 |
-
1983
- 1983-05-18 JP JP8574483A patent/JPS59212023A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6229318A (ja) * | 1985-07-31 | 1987-02-07 | Yamatake Honeywell Co Ltd | A/d変換方法およびa/d変換器 |
JPH02504459A (ja) * | 1988-05-23 | 1990-12-13 | ヒユーズ・エアクラフト・カンパニー | 較正付きサブレンジアナログデジタル変換器 |
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