JPS59211317A - Flip-flop - Google Patents
Flip-flopInfo
- Publication number
- JPS59211317A JPS59211317A JP58085269A JP8526983A JPS59211317A JP S59211317 A JPS59211317 A JP S59211317A JP 58085269 A JP58085269 A JP 58085269A JP 8526983 A JP8526983 A JP 8526983A JP S59211317 A JPS59211317 A JP S59211317A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- transmission gate
- terminal
- input
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
Abstract
Description
【発明の詳細な説明】
(1)発明の属する技術分野
本発明は、集積回路内に用いられるDタイプフリップフ
ロップの構成に関する。DETAILED DESCRIPTION OF THE INVENTION (1) Technical field to which the invention pertains The present invention relates to the structure of a D-type flip-flop used in an integrated circuit.
(2)従来技術
従来、この種のフリップフロップを用いて多段のシフト
1/ジスタを構成し大規模集積回路に収容する場合、そ
の集積回路を検査する為に各フリップフロップの値を確
定させる必要かあシ次の様な方法がとられていた。(2) Prior Art Conventionally, when a multi-stage shift 1/registor is constructed using this type of flip-flop and housed in a large-scale integrated circuit, it is necessary to determine the value of each flip-flop in order to test the integrated circuit. The following method was used.
第1の方法は、多段シフトレジスタの最初の入力を確定
しシフトレジスタの段数だIrj りo ツクパルスを
入力し全シフト1ノジスタの初期設定を行う方法であシ
、全フリップフロンプの初期値が確定するまでにシフト
】/ジスタの段数に等しいクロックパルスを必要とし、
初期設定完了までに長い時間を有するという欠点があっ
た。The first method is to determine the first input of the multi-stage shift register, input a pulse indicating the number of stages of the shift register, and initialize all shift 1 registers, so that the initial values of all flip-flops are Shift until confirmed] / Requires clock pulses equal to the number of register stages,
There is a drawback that it takes a long time to complete the initial settings.
第2の方法は、この初期設定の為に七ソ)またはりセン
ト端子を用いる方法であるが、もし、セットまたはリセ
ット機能を初期設定以外の動作で必要とする場合VC−
は、論理処理を必要とするという欠点を有している。The second method is to use the VC terminal for this initial setting, but if the set or reset function is required for operations other than the initial setting, the VC-
has the disadvantage of requiring logical processing.
第3の方法は、フリッフロップに、第1と第2のクロッ
ク位相の入力端子を設け、集積回路の入力端子としてこ
の2本を用いて外部からフリップフロップ内の伝送ゲー
トを同時rc ONとしてフリップフロップを入力から
出力までスルーとして初期の値を最終段階まで伝達し初
期設定する方法があるがこれは集積回路内部でクロック
として2本の配線を畜生負荷容量に対して十分に配慮し
て行わなければならない欠点と、クロック入力端子とし
て2つを必犬とするという欠点を有していた。The third method is to provide a flip-flop with input terminals for the first and second clock phases, use these two as input terminals of the integrated circuit, and simultaneously turn on the transmission gates in the flip-flop from the outside to control the flip-flop. There is a method of passing the initial value to the final stage by passing the loop from input to output, but this requires careful consideration of the load capacity of the two wires used as a clock inside the integrated circuit. This has the disadvantage of requiring two clock input terminals.
(3)発明の目的
本発明はDタイプフリップ70ツノを多段のシフトレジ
スタとに用いる構成においてデータ入力端子から出力端
子までをスルーとする信号径路をクロック信月とは全く
独立に設けること罠依り上記欠点を除去したフリップフ
ロップを提供するものである。(3) Purpose of the Invention The present invention is based on the trap of providing a through-signal path from the data input terminal to the output terminal completely independently of the clock signal in a configuration in which a D-type flip 70 horn is used as a multi-stage shift register. The object of the present invention is to provide a flip-flop that eliminates the above drawbacks.
(4)発明の構成
本発明によれば1つのデータ入力端子と、1つのり1コ
ツク入力端子と、1つの社期設定信号入力端子を有し、
第1のクロック位相をクロック入力端子の信号としたと
きその第1のクロック位相を反転し第2のクロック位相
を得る為の第1のインバータを有し、テーク入力信号を
入力とし第1のクロック位相でスイッチされる第1の伝
送ゲートと、第1の伝送ゲートの出力信号を入力とする
第2のインバータと、第2のインバータ出力信号を入力
とする第3のインバータと、第3のインバータ出力信号
を入力とし出力が第1の伝送ゲート出力と接続されてお
シ第2のクロック位相でスイッチされる第2の伝送ゲー
トと、第2のインバータ出力信号を入力とし、第2のク
ロック位相でスイッチされる第3の伝送ゲートと、第3
の伝送ゲートの出力信号を入力とする第4のインバータ
と、第4のインバータ出力信号を入力とする第5のイン
バータと、第5のインバータ出力信号を入力とし出力が
第3の伝送ゲート出力と接続されておシ第1のクロック
位相でスイッチされる第4の伝送ゲートからなるMOS
)ランジスタに依シ構成されるフリップフロップにおい
て、第1の伝送ゲートと入力出力がパラレルに接続され
初期設定信号入力端子からの信号でスイッチされる第5
の伝送ゲートおよび第3の伝送ゲート入力出力がパラレ
ルに接続され初期設定信号入力端子からの信号でスイッ
チされる第6の伝送ゲートを有するフリップフロップが
得うレる。(4) Structure of the Invention According to the present invention, it has one data input terminal, one input terminal, and one company period setting signal input terminal,
It has a first inverter for inverting the first clock phase to obtain a second clock phase when the first clock phase is the signal of the clock input terminal, and the first inverter receives the take input signal as an input and outputs the first clock. a first transmission gate that is switched in phase; a second inverter that receives the output signal of the first transmission gate; a third inverter that receives the second inverter output signal; a second transmission gate which receives the output signal as an input and whose output is connected to the first transmission gate output and is switched at a second clock phase; a third transmission gate switched by a third transmission gate;
a fourth inverter that receives the output signal of the transmission gate as input; a fifth inverter that receives the fourth inverter output signal as input; and a fifth inverter that receives the fifth inverter output signal and whose output is the third transmission gate output. A MOS consisting of a fourth transmission gate connected and switched at the first clock phase.
) In a flip-flop that relies on transistors, the first transmission gate and the input/output are connected in parallel, and the fifth transmission gate is switched by a signal from the initialization signal input terminal.
A flip-flop is obtained having a sixth transmission gate in which the input and output of the transmission gate and the third transmission gate are connected in parallel and are switched by a signal from the initialization signal input terminal.
(5) この発明の詳細な説明 次に本発明の実施例を図面を参照して説明する。(5) Detailed description of this invention Next, embodiments of the present invention will be described with reference to the drawings.
第1図を参照すると、本発明の実施例は、データ入力端
子10と、クロツク1a号の入力DaA子11と、初期
設定信号端子12と、テーク出力端子13と、第1の伝
送−:1−)2L第2のインバータ31、第3のインバ
ータ32、’、′pJ2の伝送ゲート22とからなる第
1のランチと、第3の伝送ゲート、第4のインバータ、
第5のインバータ、第4の伝送ゲートとからなる第2の
ラッチと、クロック信号を反転するインバータと、第1
.第3の伝送ゲートとそれぞれ並列rc接続された第5
.第6の伝送ゲー トとt含む。Referring to FIG. 1, an embodiment of the present invention includes a data input terminal 10, an input DaA terminal 11 of clock 1a, an initialization signal terminal 12, a take output terminal 13, and a first transmission terminal -:1. -) 2L A first launch consisting of a second inverter 31, a third inverter 32, ', 'pJ2 transmission gate 22, a third transmission gate, a fourth inverter,
a second latch consisting of a fifth inverter, a fourth transmission gate, an inverter for inverting a clock signal, and a first latch;
.. The fifth transmission gate is connected in parallel with the third transmission gate, respectively.
.. Including the sixth transmission gate and t.
第1のインパーク、前記第1.第2のラッチはクロック
信号の立下シのエツジでトリガーをかけるDタイプのフ
リップフロップを構成し7ている。第1図の構成で、初
期設定信号入力端子に初期値を定める信号を入力すると
、データ入力端子の信号は2図反転されつまり同一信号
がクロック位相と全く独立に出力される。the first impact; The second latch constitutes a D-type flip-flop that is triggered at the falling edge of the clock signal. In the configuration shown in FIG. 1, when a signal for determining an initial value is input to the initial setting signal input terminal, the signal at the data input terminal is inverted as shown in FIG. 2, that is, the same signal is output completely independent of the clock phase.
第2図は第1図に示した本発明の実施列を用いて多段シ
フトレジスタを構成した例を示している。データ入力端
子50と、クロック入力端子51と初期設定信号端子5
2と、データ出力端子53と、Nヶの第1図に示すフリ
ップフロップ1からNとを含む。通常この種のN段のシ
フトレジスタの饋を初期設定する為にはNヶのクロック
を入力し入力データを順次読みこませて行っていた。だ
が、第2図に示す本発明の実施例では初期設定入力端子
に初期設定信号を入力することでデータ入力端子の値が
データ出力端子にクロック位相に関係なく伝送される。FIG. 2 shows an example in which a multi-stage shift register is constructed using the embodiment array of the present invention shown in FIG. Data input terminal 50, clock input terminal 51, and initial setting signal terminal 5
2, a data output terminal 53, and N flip-flops 1 to N shown in FIG. Normally, to initialize this type of N-stage shift register, N clocks are input and input data is sequentially read. However, in the embodiment of the present invention shown in FIG. 2, by inputting an initialization signal to the initialization input terminal, the value at the data input terminal is transmitted to the data output terminal regardless of the clock phase.
(6)発明の効果
本発明は、以上説明した様に、データ入力端子からデー
タ出力端子までをスルーとする信号径路をクロック信号
とは全く独立に設けることによシクロツク位相と全く独
立に入力データを出力に伝送することによシ、クロック
の1尚期以下で初期設定を可能とする効果がある。(6) Effects of the Invention As explained above, the present invention provides a through-signal path from the data input terminal to the data output terminal, completely independent of the clock signal, so that the input data can be transmitted completely independently of the cyclic phase. By transmitting this to the output, there is an effect that the initial setting can be performed in less than one period of the clock.
第1図は本発明の一実施例を部分的に示した回路図であ
り第2図は第1図に示したフリップ70ツブを多段シフ
トレジスタとし−C構成し/こときの回路図である。
10・・・・・データ入力端子、11・・・・・・クロ
ック入力端子、工2・・・・・・初期設定信号入力端子
、13・・・・・・データ出力端子、21・・・・・・
第1の伝送ゲー 1.22・・・・・・第2の伝送ゲー
ト、23・・・・・・I第3の伝送ゲート、24・・・
・・・第4の伝送ゲート、25・・・・・第5の伝送ケ
ート、26・・・・・・第6の伝送ゲート、30・・・
・・・第1のインバータ、31・・・・・・第2の1ン
パータ、32・・・・・・第3のインバータ、33・・
・・・・第4のインバータ、34・・・・・・第5のイ
ンノ(−タ、41・・・・・・第1位相のクロック信号
、42・・・・・・第2位相のクロック信号、50・・
・・・・データ入力端子、51・・・・・・クロック入
力端子、52・・・・・・初期設定信号入力端子、53
・・・・・・データ出力端子。
一Fig. 1 is a circuit diagram partially showing an embodiment of the present invention, and Fig. 2 is a circuit diagram in which the flip 70 tubes shown in Fig. 1 are used as a multi-stage shift register. . 10...Data input terminal, 11...Clock input terminal, 2...Initial setting signal input terminal, 13...Data output terminal, 21... ...
First transmission gate 1.22... Second transmission gate, 23... I Third transmission gate, 24...
...Fourth transmission gate, 25...Fifth transmission gate, 26...Sixth transmission gate, 30...
...First inverter, 31...Second inverter, 32...Third inverter, 33...
...Fourth inverter, 34...Fifth inverter, 41...First phase clock signal, 42...Second phase clock Signal, 50...
...Data input terminal, 51...Clock input terminal, 52...Initial setting signal input terminal, 53
...Data output terminal. one
Claims (1)
端子を有し、第1のクロック位相をクロック入力端子の
信号としたときその第1のクロック位相を反転し第2の
クロック位相を得る高弟1のインバータを有し、データ
入力信号を入力とし第1のクロック位相でスイッチされ
る第1の伝送ゲートと、第1の伝送ゲートの出力信号を
入力とする第2のインバータと、第2のインバータ出力
信号を入力とする第3のインバータと、第3のインバー
タ出力信号を入力とし、出力が第1の伝送ゲート出力と
接続され第2のクロック位相でスイッチされる第2の伝
送ゲートと、第2のインバータ出力信号を入力とし、第
2のクロック位相でスイッチされる第3の伝送ゲートと
、第3の伝送ゲートの出力信号を入力とする第4のイン
バータと、第4のインバータ出力信号を入力とする第5
のインバータと、第5のインバータ出力信号を入力とし
出力が第3の伝送ゲート出力と接続され第1のクロック
位相でスイッチされる第4の伝送ゲートとを有する。フ
リップフロップにおいて、第1の伝送ゲートに並列に接
続され初期設定信号入力端子からの信号でスイッチされ
る第5の伝送ゲー トおよび、第3の伝送ゲートに並列
に接続され初期設定信号入力端子からの信号でスイッチ
される第6の伝送ゲートを有することを特徴とするフリ
ップフロップ。1 which has a data input terminal, a clock input terminal, and an initialization input terminal, and obtains a second clock phase by inverting the first clock phase when the first clock phase is used as a signal of the clock input terminal. a first transmission gate that receives a data input signal as an input and is switched at a first clock phase; a second inverter that receives an output signal of the first transmission gate as an input; a third inverter that receives the output signal as an input; a second transmission gate that receives the third inverter output signal and whose output is connected to the first transmission gate output and is switched at a second clock phase; a third transmission gate that receives the output signal of the second inverter as input and is switched at the second clock phase; a fourth inverter that receives the output signal of the third transmission gate; The fifth input
and a fourth transmission gate that receives the fifth inverter output signal, has an output connected to the third transmission gate output, and is switched at the first clock phase. In the flip-flop, a fifth transmission gate is connected in parallel to the first transmission gate and is switched by a signal from the initial setting signal input terminal, and a fifth transmission gate is connected in parallel to the third transmission gate and is switched by a signal from the initial setting signal input terminal. A flip-flop characterized in that it has a sixth transmission gate that is switched by a signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58085269A JPS59211317A (en) | 1983-05-16 | 1983-05-16 | Flip-flop |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58085269A JPS59211317A (en) | 1983-05-16 | 1983-05-16 | Flip-flop |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59211317A true JPS59211317A (en) | 1984-11-30 |
Family
ID=13853845
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58085269A Pending JPS59211317A (en) | 1983-05-16 | 1983-05-16 | Flip-flop |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59211317A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009246629A (en) * | 2008-03-31 | 2009-10-22 | Toshiba Corp | Semiconductor integrated circuit |
-
1983
- 1983-05-16 JP JP58085269A patent/JPS59211317A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009246629A (en) * | 2008-03-31 | 2009-10-22 | Toshiba Corp | Semiconductor integrated circuit |
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