JPS5921061B2 - Runaway detection and recovery device for arithmetic processing unit - Google Patents
Runaway detection and recovery device for arithmetic processing unitInfo
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- JPS5921061B2 JPS5921061B2 JP55039111A JP3911180A JPS5921061B2 JP S5921061 B2 JPS5921061 B2 JP S5921061B2 JP 55039111 A JP55039111 A JP 55039111A JP 3911180 A JP3911180 A JP 3911180A JP S5921061 B2 JPS5921061 B2 JP S5921061B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Quality & Reliability (AREA)
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- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、所定のルーチンに従つて周期的な演算処理を
可能とする演算処理装置例えば、マイクロコンピュータ
における処理の乱れすなわち暴走を検知し、もとに復帰
させる装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an arithmetic processing device capable of performing periodic arithmetic processing according to a predetermined routine, such as a device for detecting processing disturbance or runaway in a microcomputer and restoring it to its original state. It is something.
以下本発明をマイクロコンピュータの例に従つて説明す
る。The present invention will be explained below using an example of a microcomputer.
マイクロコンピュータ（以下、マイコンと称する）が、
一定のプログラムにしたがつて周期的な演算処理を行う
際、マイコンがノイズなどの何らかの理由により誤動作
を起し、正しい処理をしなくなることがある。A microcomputer (hereinafter referred to as microcomputer)
When performing periodic arithmetic processing according to a certain program, the microcomputer may malfunction due to some reason such as noise and may not perform the correct processing.
これを暴走というが、このような場合、一般的にはマイ
コンをリセットして正常状態に復帰させる。したがって
、本発明の目的は、この種演算処理装置すなわちマイコ
ンがある一定周期の処理を行なっている場合にマイコン
が暴走したことをマイコンの周期の乱れより自動的に検
知して、マイコンにリセットをかけ正常状態に復帰させ
る装置を提供することにある。This is called a runaway, and in such cases, the microcomputer is generally reset to return to a normal state. Therefore, it is an object of the present invention to automatically detect, based on disturbances in the cycle of the microcomputer, that the microcomputer has gone out of control when the microcomputer is performing processing in a certain cycle, and to reset the microcomputer. An object of the present invention is to provide a device for restoring a normal state.
以下、図面を参照して本発明を実施例に基づいて説明す
る。Hereinafter, the present invention will be described based on examples with reference to the drawings.
第１図は本発明の実施例の概略図であり、第２図はマイ
コン２０から周期的にイニシャルパルスＰｏを発する際
のフローチャートである。FIG. 1 is a schematic diagram of an embodiment of the present invention, and FIG. 2 is a flowchart when the microcomputer 20 periodically issues an initial pulse Po.
マイコンのイニシャルパルスＰｏは第２図に示すフロー
チャートに従つて処理ルーチンに入る前にマイコンのポ
ートＰｏを一定時間だけかつ周期的に高レベルとするこ
とによつて発する。The initial pulse Po of the microcomputer is generated by periodically setting the port Po of the microcomputer to a high level for a certain period of time before entering the processing routine according to the flowchart shown in FIG.
すなわちマイコン２口の処理ルーチンの処理時間が一定
としておけば、このイニシャルパルスＰＯは周期的に発
することになる。第１図において、１０は発振器、２０
はマイコン、３１および３２は第１と第２の２進カウン
タ、４０は非論理和回路である。That is, if the processing time of the processing routine of the two microcomputers is constant, this initial pulse PO will be generated periodically. In FIG. 1, 10 is an oscillator, 20
is a microcomputer, 31 and 32 are first and second binary counters, and 40 is a non-OR circuit.
また、以下の説明において発振器１０の周期をＴ，マイ
コン２０の正常動作時のイニシヤルパルスＰＯの周期を
Ａとする。In the following description, the period of the oscillator 10 is assumed to be T, and the period of the initial pulse PO during normal operation of the microcomputer 20 is assumed to be A.
本実施例において第１の２進カウンタ３１はりセツト端
子ＲＥＳにマイコン２０のイニシャルパルスＰＯが入力
され、Ｑ１端子から第１のパルスＰ１を出力する。In this embodiment, the first binary counter 31 inputs the initial pulse PO of the microcomputer 20 to the set terminal RES, and outputs the first pulse P1 from the Q1 terminal.
この第１のパルスＰ，の周期２×Ｔ，（但しｌは正の整
数）はりセツト端子ＲＥＳに入力されるマイコン２０の
イニシヤルパルスＰＯの周期Ａよりも長く設定されてい
る。したがつて本実施例においては第１の２進カウンタ
３１は第１のパルスＰ１を発する以前にりセツトがかか
りＱ１端子は常に低レベルを維持している。また、第２
の２進カウンタ３２は第１の２進カウンタ３１のＱ２端
子から出力される第２のパルスＰＯでりセツトされる。
したがつて、第２の２進カウンタ３２から出力される第
３のパルスＰ３の周期２ｎ＞＜Ｔ（但しｎは正の整数）
を第１の２進カウンタ３１の第２のパルスＰ２の周期２
ｎ１ＸＴ（但しｍは正の整数）よりも長く設定すれば、
第２の２進カウンタ３２のＱ３端子から出力される第３
のパルスＰ３は正常動作の間、常に低レベルを維持する
。The period of this first pulse P, 2×T (where l is a positive integer), is set longer than the period A of the initial pulse PO of the microcomputer 20 inputted to the reset terminal RES. Therefore, in this embodiment, the first binary counter 31 is reset before issuing the first pulse P1, and the Q1 terminal always maintains a low level. Also, the second
The binary counter 32 is reset by the second pulse PO output from the Q2 terminal of the first binary counter 31.
Therefore, the period 2n of the third pulse P3 output from the second binary counter 32><T (where n is a positive integer)
is the period 2 of the second pulse P2 of the first binary counter 31
If you set it longer than n1XT (where m is a positive integer),
The third output from the Q3 terminal of the second binary counter 32
Pulse P3 always remains at a low level during normal operation.
そして低レベルのパルスＰ１および低レベルのパルスＰ
３が非論理和回路４０に入力され、高レベルの出力パル
スＰＲを出力する。ここでマイコン２０はりセツト信号
として負のパルスを受けるように構成し、その結果マイ
コン２０はりセツトがかからない。一方、マイコン２０
がノイズ、故障などの原因でソフトウエアが暴走した時
は、後述するとおりりセツト信号発生回路、本実施例で
は非論理オロ回路４０の出力パルスすなわちりセツト信
号ＰＲが低レベルになり、マイコン２０にりセツトがか
かってマイコン２０はスタートより復帰することとなる
。例えば、ソフトウエアの暴走によりマイコン２０のイ
ニシヤルパルスＰＯの周期が長くなり第１の２進カウン
タ３１に最後にりセツトがかかつてから２７−１ＸＴな
る時間が経過すると、第１の２進ノカウンタ３１のＱ１
端子からの第１のパルスＰ１が高レベルになり、非論理
和回路４０の出力パルスＰＲが低レベルとなつてマイコ
ン２０にりセツトがかかる。and low level pulse P1 and low level pulse P
3 is input to the non-OR circuit 40, which outputs a high level output pulse PR. Here, the microcomputer 20 is configured to receive a negative pulse as a resetting signal, and as a result, the microcomputer 20 is not reset. On the other hand, microcontroller 20
When the software goes out of control due to noise, failure, etc., the output pulse of the set signal generation circuit, in this embodiment the non-logic zero circuit 40, or the set signal PR becomes low level, and the microcomputer 20 The reset is applied and the microcomputer 20 returns from the start. For example, if the period of the initial pulse PO of the microcomputer 20 becomes longer due to software runaway, and a time period of 27-1XT has elapsed since the last reset in the first binary counter 31, the first binary counter 31 becomes Q1 of counter 31
The first pulse P1 from the terminal becomes high level, the output pulse PR of the non-OR circuit 40 becomes low level, and the microcomputer 20 is reset.
またマイコン２０のイニシヤルパルスＰＯの周期が短か
くなり、Ｑ２端子からの第２のパルスＰ２が発せられる
以前すなわち、２ｍ−１ＸＴ時間経過前にイニシャルパ
ルスＰＯが発生され２進カウンタ３１がりセツトされる
と、第１の２進カウンタのＱ２端子が低レベルのままと
なり、第２の２進カウンタ３２にりセツトがかからない
。その結果、第２の２進カウンタ３２のＱ３端子からの
第３のパルスＰ３が高レベルになり、非論理和回路４０
の出力パルスＰＲが低レベルとなつてマイコン２０にり
セツトがかかる。つまり、２ｍｘＴ〈２ｎｘＴ＜Ａ＜２
１ＸＴとなるように、Ｍ，ｎ，ｌを選ぶ少なくとも２個
の２進カウンタを構成することにより、マイコン２０の
処理ルーチン時間Ａが２ト１×Ｔより長くなつた場合も
しくは２ｍ−１ＸＴより短かくなつた場合にはマイコン
２０にりセツトがかかり、マイコン２０はスタートより
復帰することになる。In addition, the period of the initial pulse PO of the microcomputer 20 becomes shorter, and the initial pulse PO is generated before the second pulse P2 from the Q2 terminal is issued, that is, before the 2m-1XT time elapses, and the binary counter 31 is reset. Then, the Q2 terminal of the first binary counter remains at a low level, and the second binary counter 32 is not reset. As a result, the third pulse P3 from the Q3 terminal of the second binary counter 32 becomes high level, and the non-OR circuit 40
The output pulse PR becomes low level and the microcomputer 20 is reset. That is, 2mxT<2nxT<A<2
By configuring at least two binary counters that select M, n, and l so that In this case, the microcomputer 20 is reset and the microcomputer 20 returns from the start.
第３図は、本発明に係る別の実施例の詳細な回路図であ
る。FIG. 3 is a detailed circuit diagram of another embodiment of the present invention.
本実施例に於いて、発振器１０の代りにマイコン２０の
基準クロツクパルスを採用し、その周期Ｔは２．５μｓ
であり、マイコン２０の処理ルーチン時間Ａは５０ｍｓ
とした例を示す。In this embodiment, the reference clock pulse of the microcomputer 20 is used instead of the oscillator 10, and its period T is 2.5 μs.
The processing routine time A of the microcomputer 20 is 50ms.
An example is shown below.
また実施例に於いて２ｍ×Ｔ〈２ｎ＞＜Ｔ〈２！×Ｔを
満たすＭ，ｎ，ｌを一例としてｍ＝１３，ｎ＝１４，１
＝１７とし、入手容易なカウンタの分周段に制限がある
ことから前記実施例の第１のカウンタ３１に相当する部
分を２つのカウンタ３３および３４で構成してある。図
に於いて、３３はクロスパルスとしてマイコン２０の基
準クロツクパルスＰｃを受け、りセツトパルスとしてマ
イコン２０のイニシヤルパルスＰＯを受け、出力パルス
として出力端子ＱｌＯからはクロツク端子に入力された
基準クロツクパルスＰｃの周期を２１０倍したパルスＰ
ｌＯが出力され、出力端子Ｑｌ３からは基準クロツクパ
ルスＰｃの周期を２１３倍したパルスＰｌ３が出力され
る。In addition, in the example, 2m×T<2n><T<2! As an example, M, n, l that satisfies ×T is m=13, n=14,1
= 17, and since there is a limit to the frequency division stages of readily available counters, the portion corresponding to the first counter 31 of the embodiment described above is constituted by two counters 33 and 34. In the figure, 33 receives the reference clock pulse Pc of the microcomputer 20 as a cross pulse, receives the initial pulse PO of the microcomputer 20 as a reset pulse, and receives the reference clock pulse Pc input to the clock terminal from the output terminal QlO as an output pulse. Pulse P whose period is multiplied by 210
lO is output, and a pulse Pl3 whose period is 213 times the period of the reference clock pulse Pc is output from the output terminal Ql3.
その結果、この２進カウンタ３３の周期は２０．２８ｍ
ｓとなる。一方、３４はクロツクパルスとして前記２進
カウンタ３３のＱｌＯ端子から出力されたパルスＰｌＯ
を受け、りセツトパルスとしてマイコン２０のイニシヤ
ルパルスＰＯを受け、出力パルスとして出力端子Ｑ７か
らクロツク端子に入力されたパルス周期の２７倍したパ
ルスＰｌ７が出力される。その結果、この２進カウンタ
３４の周期は３２７．６８ｍｓとなる。As a result, the period of this binary counter 33 is 20.28 m.
It becomes s. On the other hand, 34 is a pulse PlO outputted from the QlO terminal of the binary counter 33 as a clock pulse.
Then, an initial pulse PO of the microcomputer 20 is received as a reset pulse, and a pulse Pl7 whose period is 27 times the pulse period inputted to the clock terminal is output from the output terminal Q7 as an output pulse. As a result, the period of this binary counter 34 is 327.68 ms.
また３２はクロツクパルスとしてマイコン２０の基準ク
ロツクパルスＰｃを受け、りセツトパルスとして前記２
進カウンタ３３で出力端子Ｑｌ３から出力されたＰｌ３
を受け、出力パルスとしてクロツク端子に入力されたパ
ルス周期の２１４倍したパルスＰｌ４が出力端子Ｑｌ４
から出力される。その結果、この２進カウンタ３４の周
期は４０．５６ｍｓとなる。２進カウンタ３２および３
４から出力されるパルスＰｌ４およびＰｌ７は、それぞ
れダイオードを介してトランジスタＴＲｌのスイツチン
グパルスとして働き、トランジスタＴＲｌの出力パルス
ＴＲがマイコン２０のりセツトパルスとなる。Further, 32 receives the reference clock pulse Pc of the microcomputer 20 as a clock pulse, and receives the reference clock pulse Pc of the microcomputer 20 as a reset pulse.
Pl3 outputted from the output terminal Ql3 by the advance counter 33
As a result, a pulse Pl4 which is 214 times the pulse period inputted to the clock terminal as an output pulse is outputted to the output terminal Ql4.
is output from. As a result, the period of this binary counter 34 is 40.56 ms. Binary counters 32 and 3
The pulses Pl4 and Pl7 outputted from the microcomputer 20 serve as switching pulses for the transistor TRl via diodes, respectively, and the output pulse TR of the transistor TRl becomes the reset pulse for the microcomputer 20.
最初に、マイコン２０が暴走した結果プログラム周期が
長くなつた時の回路動作を第４図を参照して説明する。First, the circuit operation when the program cycle becomes longer as a result of runaway of the microcomputer 20 will be explained with reference to FIG.
先ず、マイコン２０が正常時は、２進カウンタ３４から
出力されるパルスＰｌ７の半周期が１６３．８４ｍｓに
対し、２進カウンタ３４にりセツトが５０ｍｓごとにか
かる為、２進カウンタ３４のパルスＰｌ７は出力されず
、トランジスタＴＲｌは非導通状態となる。First, when the microcomputer 20 is normal, the half cycle of the pulse Pl7 output from the binary counter 34 is 163.84 ms, but since the binary counter 34 is reset every 50 ms, the pulse Pl7 of the binary counter 34 is is not output, and the transistor TRl becomes non-conductive.
その結果、パルスＰＲは高レベルにあり、マイコン２０
にはりセツトがかからない。ところで、マイコン２０の
プログラム周期が長くなり、マイコン２０のイニシャル
パルスＰＯの周期が１６３．８４ｍｓを超えると、２進
カウンタ（から出力されるパルスＰｌ７をりセツトでき
ず、２進カウンタ３４の出力からパルスＰｌ７が現れ、
トランジスタＴＲｌが導通状態となる。その結果、トラ
ンジスタＴＲｌの出力パルスが低レベルになりマイコン
２０はりセツトされる。次に、マイコン２０が暴走した
結果、プログラム周期が短くなつた時の回路動作を第４
図を考照して説明する。As a result, the pulse PR is at a high level, and the microcontroller 20
The printer cannot be set. By the way, when the program cycle of the microcomputer 20 becomes longer and the cycle of the initial pulse PO of the microcomputer 20 exceeds 163.84 ms, the pulse Pl7 output from the binary counter () cannot be reset, and the output of the binary counter 34 becomes Pulse Pl7 appears,
Transistor TRl becomes conductive. As a result, the output pulse of transistor TRl becomes low level and the microcomputer 20 is reset. Next, the circuit operation when the program cycle becomes short as a result of the microcomputer 20 going out of control is explained in the fourth section.
This will be explained with reference to the figure.
先ず、マイコン２０が正常の時は、２進カウンタ３２か
ら出力されるパルスＰｌ４はパルスＰｌ３で常時りセツ
トされる為、パルスＰｌ４は出力されずマイコン２０は
りセツトされない。First, when the microcomputer 20 is normal, the pulse P14 output from the binary counter 32 is always reset by the pulse P13, so the pulse P14 is not output and the microcomputer 20 is not reset.
ここで、マイコン２０のプログラム周期が短い方に暴走
し、マイコン２０のイニシャルパルスＰＯの周期が１０
．１４ｍｓ以下になると、２進カウンタ３３は常時りセ
ツトされ、パルスＰｌ３が出力されない為に２進カウン
タ３２にはりセツトがかからない。その結果、２進カウ
ンタ３２からパルスＰｌ４が出力され、トランジスタＴ
Ｒｌを導通状態としてマイコン２０をりセツトする。以
上のように、本発明はマイコン２０の処理ルーチンを一
定とし、その結果としてイニシヤルパルスＰＯの周期を
一定にすることにより、マイコン２０がノイズ、故障な
どの原因でマイコン２０のプログラム周期が暴走した時
に自動的にそれを検知し、マイコン２０を復帰させる。Here, the program cycle of the microcomputer 20 goes out of control, and the cycle of the initial pulse PO of the microcomputer 20 becomes 10.
．． When the time is 14 ms or less, the binary counter 33 is always reset, and since the pulse Pl3 is not output, the binary counter 32 is not reset. As a result, the pulse Pl4 is output from the binary counter 32, and the transistor T
The microcomputer 20 is reset by making Rl conductive. As described above, the present invention makes the processing routine of the microcomputer 20 constant and, as a result, makes the cycle of the initial pulse PO constant, thereby preventing the program cycle of the microcomputer 20 from going out of control due to noise, failure, etc. When this happens, it is automatically detected and the microcomputer 20 is restored.
第１図は本発明の一実施例装置の構成図、第２図は演算
処理装置における出力パルスＰＯを周期的にさせる一例
のフローチヤート、第３図は本発明の他の一実施例装置
の構成図、第４図は、第３図装置の各部出力のタイミン
グを示す図である。
１０・・・発振器、２０・・・演算処理装置、３１，３
２３３および３４・・・２進カウンタ、４０・・・非論
理和回路、Ｐｍ，ｐｎ，ｐｌ，ｐｌＯ，ｐｌ３，ｐｌ４
およびＰｌ７・・・２進カウンタ出力パルス、ＰＯ・・
・マイコンのイニシャルパルス、Ｐｃ・・・クロツクパ
ルス、ＰＲ・・・マイコンのりセツト信号。FIG. 1 is a block diagram of an apparatus according to an embodiment of the present invention, FIG. 2 is a flowchart of an example of making the output pulse PO in an arithmetic processing unit periodic, and FIG. 3 is a diagram of an apparatus according to another embodiment of the present invention. The configuration diagram, FIG. 4, is a diagram showing the timing of output of each part of the device shown in FIG. 3. 10... Oscillator, 20... Arithmetic processing unit, 31, 3
233 and 34... Binary counter, 40... Non-OR circuit, Pm, pn, pl, plO, pl3, pl4
and Pl7... binary counter output pulse, PO...
- Initial pulse of microcomputer, Pc... clock pulse, PR... microcomputer glue set signal.
Claims (1)
し演算処理を行なう演算処理装置において、上記ルーチ
ンの演算処理の終了と対応してイニシャルパルスを作成
するパルス作成手段と、上記ルーチンの処理時間よりも
短い一定間隔をもつクロックパルスを発生するパルス発
生手段と、上記クロックパルスを常時計数し、この計数
値を上記イニシャルパルスが入力されることによつてク
リアし、このクリアしたときに計数していたクリア計数
値よりも大きい値に設定した第１計数値と、前記クリア
計数値よりも小さい値に設定した第２計数値とをそれぞ
れ計数したとき第１と第２パルスを各々別個に発生する
第１カウンタと、上記クロックパルスを常時計数し、こ
の計数値を上記第１カウンタの第２パルスが入力される
ことによつてクリアし、上記クリア計数値よりも小さく
第２計数値よりも大きい値に設定した第３計数値を計数
したとき第３パルスを発生する第２カウンタと、上記第
１パルスと第３パルスの論理和により上記演算処理装置
の演算処理を上記ルーチンの開始位置に戻す論理和手段
とを備えてなる演算処理装置の暴走検知および復帰装置
。1. In an arithmetic processing device that repeatedly performs arithmetic processing according to a predetermined routine having a constant processing time, a pulse generating means that creates an initial pulse in response to the completion of the arithmetic processing of the routine, and a pulse generating means that generates an initial pulse in response to the completion of the arithmetic processing of the routine, and A pulse generating means that generates clock pulses having a constant interval; and a pulse generator that constantly counts the clock pulses, clears this counted value when the initial pulse is input, and clears the counted value when the initial pulse is inputted. A first pulse that separately generates a first and second pulse when counting a first count value set to a value larger than the count value and a second count value set to a value smaller than the clear count value, respectively. The counter and the clock pulse are constantly counted, and this counted value is cleared by inputting the second pulse of the first counter to a value smaller than the cleared counted value and larger than the second counted value. a second counter that generates a third pulse when counting a set third count value; and a logical sum that returns the arithmetic processing of the arithmetic processing unit to the starting position of the routine by the logical sum of the first pulse and the third pulse. A runaway detection and recovery device for an arithmetic processing unit, comprising means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55039111A JPS5921061B2 (en) | 1980-03-28 | 1980-03-28 | Runaway detection and recovery device for arithmetic processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55039111A JPS5921061B2 (en) | 1980-03-28 | 1980-03-28 | Runaway detection and recovery device for arithmetic processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56137450A JPS56137450A (en) | 1981-10-27 |
| JPS5921061B2 true JPS5921061B2 (en) | 1984-05-17 |
Family
ID=12543961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55039111A Expired JPS5921061B2 (en) | 1980-03-28 | 1980-03-28 | Runaway detection and recovery device for arithmetic processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921061B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3207633A1 (en) * | 1982-02-26 | 1983-09-15 | Siemens AG, 1000 Berlin und 8000 München | CIRCUIT FOR MONITORING A MICROPROCESSOR |
| JPS60214050A (en) * | 1984-04-10 | 1985-10-26 | Hanshin Electric Co Ltd | Detecting circuit for microcomputer runaway |
| JPS60214051A (en) * | 1984-04-10 | 1985-10-26 | Hanshin Electric Co Ltd | Detecting circuit for microcomputer runaway |
-
1980
- 1980-03-28 JP JP55039111A patent/JPS5921061B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56137450A (en) | 1981-10-27 |
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