JPS5921056B2 - ジユンカンテキニケタイドウスル デ−タシヨリホウホウ オヨビ ソウチ - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理に関するものである。

けた移動（シフト）回路とけた循環（ローテート）回路
はよく知られているが、最小の実行時間で算術的演算お
工び／あるいは論理演算を行わなければならないあらゆ
るゼータ処理装置に必須の部分である。

これらの回路を備えれば処理装置は種々の高級プログラ
ム言語によつて決定される演算を行うことができ■、０
例えば、複数の領域（フィールド）を有する語の特定の
領域ケ試験したり解析したり所定の状態の存否を比較し
たりする場合、けた移動、けた循環回路を使用してその
語の最下位部分をその特定領域が占めるように、それを
右へ移動させる。これによつて処理装置のゲート及び論
理回路はこの特定領域の内容が、所定の条件に適合する
かどうかを試験することができる。この工うな型の論理
操作が、広範囲に使用されるから、処理装置が最小の実
行時間で要求された機能を行うけた移動とけた循環回路
を備えることは、経済的に必要である。従来技術に工れ
ば、処理装置が交信している入出力装置から受けとつた
語と同じビツト数の語に対する論理的、算術的操作を内
部で実行し動作し処理する処理装置とともに使用するた
めの効率的なけた移動、けた循環回路が知られている。

米国特許第３，３７４，４６３号は、語が、処理装置の
一部分から他の部分へ転送されている間に、その語を操
作するけた移動とけた循環回路を示している。周知のけ
た移動とけた循環回路は、十分に、その拡張され友機能
を果しているが、それらは、入出力装置から受けとつた
ものと同じビツト数の語を内部的に操作する処理装置に
対しては応用性に於て限界がある。このことは、大規模
集積回路の発達にともない、入出力装置から１６ビツト
語を受けとり、各語を、複数の多ビツトバイトに分解し
、一度に１バイトずつ順番に操作することにょり、論理
的、算術的操作ｔ行う処理装置が使用されることが知ら
れているので、問題である。既知のけた移動とけた循環
回路の大部分は、バイト毎単位で処理する型の処理装置
で使用するには不適当である。けた移動とけた循環回路
は、例えば、マサチユーセツツのサウスボロのテータジ
エネラルコーポレーシヨンによつて製造されたノバ（Ｎ
ＯＶＡ）シリーズ計算機の処理装置のように、４ビツト
バイトに対する処理装置が既知であ？）。

しかし、これらの処理装置のけた移動とけた循環回路は
、各バイトが一度に１ビツトのみしかけ友移動できない
ような方式の操作を行う。このように、もし、１６ビツ
ト語の８ビツトけた移動が要求された場合、典型的には
、各々３つの別々の機械命令を必要とする操作で、８回
連続してけた移動を行わなければならない。もし、一つ
の機械命令が約１マイクロ秒の実行時間をもつとすれば
、８ビツトけた移動は、８×３＝２４マイクロ秒の実行
時間を必要とする。このように、け友移動とけた循環操
作は、ビツト毎に行うとすれば、膨大な量の実時間を必
要とする。このことは、不利なことである。なぜなら、
けた移動とけた循環操作は、広範囲に使用されこのよう
に頻繁に行なわれる操作が、大量の実時間を消費するこ
とは、処理装置にできる総仕事量を制限するからである
。本発明の一つの特徴に工れば、第１のバイト系列に於
て、配列された複数の多ビツトバイトをもつゼータ語の
ビツトをビツト位置の数によつて循環的にけた移動する
ためのゼータ処理装置が提供される。

該処理装置は、該数の表わす情報の格納のための手段と
該情報と独立な第２のバイト系列において異る記憶場所
にバイト毎に該ゼータ語を格納す？）ための記憶手段と
、該情報に応答してかつ該第１及び第２のバイト系列の
各々によつて演算の際供給される各バイト対で一連の所
定のバイト対の各々からビツトを現在受けとつたことに
応答して、該所定のビツト位置の数だけ循環的にけ友移
動された該データ語を出力に供給する友めの手段とを含
む。該記憶手段は、該循環的にけ友移動されたデータ語
を、異つた場所にバイト毎に格納するように構成しても
ょい。

該データ処理装置は、該情報に応答する該記憶手段の異
る場所を呼び出すための手段を含んでも工い。

情報を格納するための該手段は、該情報の特殊な部分を
表わすその時のデータを格納するため第１と第２の格納
手段を含む。

演算時該情報は、複数のビツトから成り、該第１の格納
手段は、該複数のビツトの上位ビツトの補数を格納する
ようになつており、該第２の格納手段は、該複数のビツ
トの下位のビツトを格納するようになつており、該第１
の格納手段の出力は、該第２のバイト系列を制御するた
めのものであり、該第２の格納手段の出力は、該供給手
段によつて該データ語を該数だけ循環的にけた移動す？
）ためのものである。該供給手段は、該第１のバイト系
列における各バイトの各々のビツトを受けと？）ための
第１の複数の入力と、該第２のバイト系列の各バイトの
各各のビツトを受けとるための第２の複数の入力と、該
情報に依存して、該供給手段の出力へ、該第１及び第２
の複数の入力から情報に依存し友人力の組合せを接続す
るための手段を含んでもよい。本発明の他の特徴によれ
ば、該数を表わす情報が格納される第１のバイト系列内
に配列された複数の多ビツトバイトを持つデータ語ビツ
トをビツ卜位置の数だけ循環的にけた移動するための方
法が提供される。該データ語は、バイト毎に、第２のバ
イト系列の記憶手段の異る記憶場所に格納され、該第２
のバイト系列は、該情報に、依存し、該第１及び第２の
バイト系列の各々によつて供給された各バイト対で、か
つ一連の所定のバイト対の各々からのビツトは、該情報
に依存して同時に処理され該循環的にけた移動され友デ
ータ語を供給する。該循環的にけた移動されたデータ語
は、バイト毎に、該記憶手段の異る場所に、格納されて
もよい〜 該記憶手段の異る記憶場所は、該情報と独立に、呼び出
されそこに該第２のバイト系列を格納してもよい。

該情報の第１の部分を表わすゼータは、第１の格納手段
に、格納され、該情報の残りの部分を表わすデータは、
第２の格納手段に、格納されても工い。

該情報は、複数のビツトから成り、該複数のビツトの上
位ビツトの補数は、該第１の格納手段に格納され、該複
数のビツトの下位ビツトは、該第２の格納手段に格納さ
れ、該第１の格納手段の出力は、該第２のバイト系列を
制御す？）ために供給され該第２の格納手段の出力は、
各該所定のバイト対からの現在の処理を制御する友めに
供給されてもよい。以下に、詳しく説明される本発明の
一実施例に於て、けた移動されるべき１６ビツト語は初
めに、第１の記憶装置の４個の連続したアドレス位置に
、バイト毎に置数される。

２段階のけた移動操作は、けた移動されるべき語の（Ａ
，Ｂ，Ｃ，Ｄ）の４バイトを、語がけた移動されるべき
ビツト位置の数に工つて決定される順番で、第２の記憶
装置に書き込むことで始まる。

例えば、１，２あるいは３ビツトのけ友移動が指定され
ている場合は、そのバイトは、第２の記憶装置の連続し
た記憶場所に、Ｂ，Ｃ，Ｄ，Ａの順で書き込まれる。順
序他の大きさのけ友移動の場合は別の順序となる。本操
作の第１段階は、効果的に、元の語ｔ、０，４，８、あ
るいは１２ビツト位置けた移動する。本操作の第２段階
は、元の語を、要求されるであろうビツト位置の数、即
ち、０，１，２，３のいづれかの任意付加数だけけた移
動する。けた移動操作の第２段階に於ては、両記憶装置
つの内容は、同時に、バイト毎に読み出され、各読み出
しに際して、けた移動回路は、同時に、元の１６ビツト
語の２つの隣接するバイトを受けとる工うな方法で、け
友移動回路に供給される。

けた移動回路は、一意的なけ友移動ビツトの数に一致す
る複数の入力をもつ。この入力は、付加的なビツト位置
の数に関連する語が本操作の第２段階に於てけ友移動さ
れるべき時、付勢される。例えば、もし、２ビツトけた
移動が要求されているとすると、各記憶装置からの第１
の読み出しに工つて第１の記憶装置から読み出されたＡ
バイトと、第２の記憶装置から読み出されたＢバイトが
同時に、けた移動回路に供給される。それによつて、け
た移動回路は、２つの記憶装置の各読み出しに於て同時
に８ビツトを受けとる。これらの８ビツトのうち、Ａバ
イトの上位２ビツトと、Ｂバイトの下位２ビツトと組み
合わされた入力のみが、付勢され、これらの４ビツトの
みが、けた移動回路を通過して、新４ビツトバイトとし
て、第２の記憶装置に書き込まれる。２つの記憶装置か
らの同時読み出し操作は、バイト単位形式で続けられ、
各読み出し操作に於ては、けた移動回路は、同時に、第
１の記憶装置からの１バイトの４ビツトと、第２記憶か
らの隣接する１バイトの４ビツトを受けとる。

けた移動回路の入力は、付勢されたままで、各読み出し
で、随伴して取り出され友２バイトの２から６ビツトま
でが、受けとられ、け友移動回路を通過して、第２の記
憶装置に書き込まれるようにする。第４番目の読み出し
操作が、行われる時、けた移動回路は、同時に、第１の
記憶装置からのＤバイトと第２の記憶装置からのＡバイ
トを受けとる。け友移動回路は再度これらの随伴して取
り出され友２バイトの２から６ビツトまでのみに応答し
て、それらを第２の記憶装置に書き込む。これらのビツ
トは、Ｄバイトの上位２ビツトと、Ａバイトの下位２ビ
ツトである。この時点で、第２の記憶装置に書き込まれ
た４バイトは、上述の例では、２ビツト位置と仮定され
ているところの要求されたビツト位置の数だけ、元の１
６ビツト語がけた移動されたものになつている。

これらのけ友移動された４バイトは、第２の記憶装置か
らバイト毎に読み出されて、１６ビツト語に再構成され
入出力機構に供給されてもよ〜・ｏ第１図の電話システ
ムは、処理装置１０１と、記憶装置１０２とラインスイ
ツチ１０５と、トランクスイツチ１０４とから成る。

ラインスイツチは、電話機群１０９に接続されていて、
トランクスイツチは、中央局１０７に接続されている。
ラインスイツチとトランクスイツチは又、各々径路１０
６の１つを通じて、ネツトワーク制御部１０３に接続さ
れる。本システムは、更にデータ母線１１０とアドレス
母線１１１と記憶装置制御母線１１２と、入出力制御母
線１１３を含む。アドレス母線とデータ母線は、共通に
記憶装置、処理装置、ネツトワーク制御部に接続されて
いる。記憶装置制御母線１１２は、処理装置と記憶装置
のみを接続する。入出力制御母線は、処理装置と、ネツ
トワーク制御部１０３が、その一部である入出力装置と
のみを接続する。本処理装置１０１は、記憶装置１０２
に、一時的、あるいは、永久に貯えられているプログラ
ム命令とデータの制御下に動作する。

本処理装置は〜記憶装置の補助によつて、第１図の下の
部分にある時分割スイツチ回路網１０８を制御する。こ
のことは、ラインスイツチとトランクスイツチの状態を
観察することと、ネツトワーク制御装置とラインスイツ
チ、トランクスイツチの両方の種々の一・−トウエア素
子の状態を選択的に変更することとによつて行う。命令
は、データ母線１１０を通つて、処理装置からネツトワ
ーク制御部に転送される。走査応答とその他の状態に関
する情報は、データ母線１１０を通つてネツトワーク制
御部から処理装置に返送される。本ネツトワーク制御部
は、アドレス母線１１１によつて選択される。典型的な
時分割方式に於ては、２つのラインスイツチか、１つの
ラインスイツチと１つのトランクスイツチは、呼びあつ
た場合、空きタイムスロツトの存否の判断と、接続しな
ければならない２つの回路にその空きタイムスロツトを
割ｖ合てることと、以後、そのタイムスロツトが見出さ
れる度に、２つの回路の時分割スイツチを、閉じること
で、接続される。例えば、ラインスイツチ１０５一０は
、あるタイムスロツトを一意的に定めるラインスイツチ
シフトレジスタのある位置に２進数の１を書き込むこと
で、そのタイムスロツトに割り合てられる。このことは
、割シ合てられたタイムスロツトが見出されると、その
間時分割母線１０８と、該ラインスイツチとが接続され
るように、該タイムスロツトが見出されている間、スイ
ツチを閉じることを引き起す。同様の方法で、加入者線
スイツチあるいは、トランクスイツチは、そのシフトレ
ジスタの２進数で１になつているビツトを、消すことに
よつて、呼びから解放される。これは、それ以後、割ジ
合てられたタイムスロツトが見出されても、スイツチが
閉じないようにラインスイツチを、消勢させる。本処理
装置は、母線１１１を通して、アドレス情報を記憶装置
に転送することにより、記憶場所を選択的に、呼び出す
ことができる。

呼び出された記憶場所の内容は、データ母線１１０を通
つて、処理装置に返送される。本処理装置は、母線１１
１を通して呼び出し命令を伝送し、又、母線１１０を通
してその機構の応答を返送するという上と同様な方法で
ネツトワーク制御部と交信できる。制御母線１１２と１
１３は、例えば、記憶書き込み、記憶読み出し、記憶補
数表示などの特殊な機能のために用いられる各信号線を
含む、独立な複数の信号線から成る。母線１１３の種々
の指令は、同様の機能を行う。母線１１０と１１１と、
１１３も又、例えばデータリンク等の他の入出力機構に
まで達する。第２図と第３図は、本発明を実現するマイ
クロプログラム化された処理装置を示す。

これは、演算装置ＡＭＵ２Ｏ２と、ソース母線１（要素
２０３）と、ソース母線２（要素２０４）を含む。ソー
ス母線は、Ｍ化に、算術的あるいは論理的な演算をほど
こされる情報を供給する。処理装置は又、ハ化の出力情
報を受けとる宛先母線２０５も含む。処理装置は、更に
、ランダム呼び出しのＴＭ記憶２０６と読み出し専用の
ＣＭ記憶２０７と、ランダム呼び出しのＲＭ記憶２０８
を含む。ＴＭ記憶の出力は、径路２４９を通して多重化
装置２０４一Ｍを経由してソース母線２に入力される。
ＣＭとＲＭ記憶の出力は、径路２５０と２５１を通つて
多重化器２０３−Ｍを経由してソース母線１に入力され
る。宛先母線２０５は、ＡＭＵからの情報をＴＭ記憶２
０６、ＳＣレジスタ２１８、ＴＰＡレジスタ２１７、Ｌ
レジスタ２１６、ＲＭ記憶２０８と、データレジスタ２
１２と、ＳＡＲレジスタ２１５に等しく選択的に、供給
できる。レジスタＳＣは、けた移動とけた循環の情報の
下位の２ビツトを、格納する。レジスタＴＰＡとレジス
タＬはＴＭ．．ＣＭｌ及びＲＭ記憶のためのアドレス情
報を格納する。処理装置は、又、第３図の下の方に見え
るように、データ母線１１０と、データを授受する径路
２１０を含ひ。

データ母線１１０から処理装置に入力されるすべてのデ
ータは、初めは、データレジスタ２１２に転送され、次
に、径路２１０を通つて母線１１０に供給される。母線
１１０から処理装置が受けとる情報は、データレジスタ
２１２とＲ１レジスタとＲ２レジスタに記入されるか、
多重化装置２２１を経由してＭＡＣレジスタに記入され
るかのいずれかである。処理装置は、アドレス情報をＳ
ＡＲレジスタ２１５と径路２１９によつて、システムア
ドレス母線１１１に入力する。ＳＡＲレジスタは、ＡＭ
Ｕから宛先母線を経由してきたアドレス情報を受けとる
。処理装置は、マイクロプログラム化された型のもので
、あるからして、ＭＡＣレジスタ２２０からの情報によ
つて呼び出される読み出し専用マイクロ記憶装置２２２
を含む。

マイクロ記憶装置２２２の出力は、径路２３０を通して
、復号論理回路２２６と、タイミング発生器２２５に達
する。要素２２６は、処理装置の制御に必要なゲート操
作、その他の信号を発生するためのマイクロ記憶装置２
２２の出力を受けとり、復号する、複数の復号器を含む
。タイミング発生器２２５も又、処理装置の操作に要求
される多数の制御信号を発生する回路を含む。これらの
信号は第３１，３４，３５図のタイミングダイアグラム
に示されている。径路２３０から発生器２２５への入力
は、選択的に変化し、発生器の状態を種々の処理装置の
機能に適応するように、制御する。タイミング発生器は
又、クロツク２２４によつて制御される。ＭＡＣレジス
タ２２０は、マイクロ記憶装置２２２あるいは母線２１
０によつて、ＭＲＳレジスタ２１９から置数される。マ
イクロ記憶装置２２２から受けとつた情報は、ＭＡＣレ
ジスタを、マイクロ記憶装置２２２からの新アドレスに
、分岐する命令を行わせる。即ち、母線、あるいは、径
路２１０から受けとつた情報は、ＭＡＣレジスタを任意
のアドレス場所にセツトする。ＭＲＳレジスタは、サブ
ルーチンからもどるアドレスの情報を格納するために使
用され、サブルーチンの最後で、マイクロ記憶装置を、
正しい復帰アドレスに、りセツトする。クロツク２２４
と、タイミング発生器２２５と復号論理回路２２６は、
共同して、マイクロ記憶装置２２２から受けとつた情報
を解読して、マイクロプログラム語に復号し又、これら
の命令を実行するために必要な全タイミング及び制御信
号を発生する。制御フリツプフロツプ群２２８は、母線
１１２と１１３から受けとる信号と同様に復号論理回路
２２６から受けとる信号によつても、セツトされうる複
数のフリツプフロツプから成る。

復号論理回路によつてセツトされうる場合は、これらの
フリツプフロツプは、例えば、母線１１２と１１３から
読み出したう、書き込んだシする命令などの制御信号を
供給する。母線１１２と１１３から受けとつた情報に応
答してセツトされうる場合は、これらのフリツプフロツ
プは、情報を格納し、記憶命令あるいは、入出力機能が
完了？れることを、処理装置に指示することができるよ
うにする。例として、又、解説の目的のために、データ
母線１１０とアドレス母線１１１は、１６ビツトの並列
母線であることを仮定する。したがつて、処理装置は、
データと、記憶装置の情報と入出力システムを、母線１
１０と１１１を通して、１６ビツト語で交換する。処理
装置は、内部的には、母線１１０から受けとつた１６ビ
ツト語を、４ビツトバイトに分割し、移動し、処理し、
各語について、バイト毎に、論理的あるいは算術的な操
作を行う処理をする。処理装置のマイクロプログラム化
された部分と、復号論理回路によつて要求される情報を
除くすべての情報は、４ピツトバイト毎を基本としてソ
ース母線１、ソース母線２、ＡＭＵｌ宛先母線２０５を
経由して処理装置の中を〜移動する。データレジスタ２
１２は、データ母線１１０からの情報を、受けとつたり
、伝送したりする。

母線１１０を通して記憶システム１０２に送られたジ、
ネツトワーク制御部１０３のような入出力装置に伝送さ
れる全情報は、処理装置の内部素子によつて生成され、
宛先母線２０５に供給され、バイト毎に、データレジス
タ２１２に記入されなければならない。そこから、情報
は１６ビツトワードとして、母線１１０に供給される。
同様に、データレジスタ２１２が、記憶装置あるいは、
母線１１０上の入出力装置から受けとつた全情報は、１
６ビツト語の書式で、受信され、転送される。このよう
な受信された各語は、続いて、レジスタ２１２に入力さ
れ、４ビツトバイトの形式で処理装置内部の種々の素子
に、供給される。内部のデータ母線は、ソース母線１と
ソース母線２と、宛先母線２０５である。

各データあるいはプログラム情報を表現する１６ビツト
語は、バイト毎に、ソース母線の１つに入力され、ＡＭ
Ｕに伝送され、宛先母線に、バイト毎に、供給される。
各バイトは、宛先母線から、（１）処理装置のレジスタ
や記憶装置に転送され、（２）そこで１６ビツト書式に
変換されるところのレジスタ２１５に供給され、そして
、アドレス情報として、アドレス母線１１１に供給され
るか、あるいは（３）そこで１６ビツト書式に変換され
るところのデータレジスタ２１２に転送されて、データ
として、径路２１０を通して、母線１１０に供給される
。更に、処理装置を解説するために、１６ビツト語が、
母線１１０から受信され、径路２１０を通して、１６ビ
ツト書式で、一時的に蓄えるデータレジスタ２１２に供
給される、ということを仮定する。それに続いて、語が
ＡＭＵによつて、処理されたり、操作されたうしなけれ
ばならない時、レジスタ２１２から、出発して、径路２
３１を通して、ソース母線１あるいは、ソース母線２に
供給され、又、ＡＭＵ２Ｏ２に、バイト毎の系列で、順
次供給される。４つの最下位のビツト（バイト０）は、
初めは、ソース母線に置かれ、ＡＭＵで処理され、宛先
母線２０５に供給される。

このバイトは、ここから、母線２０５に接続している、
任意の回路、例えばＳＡＲレジスタなどに、入力されう
る。この操作は、１６ビツト語の全部を、ヂータレジス
タ２１２から、伝送したり、別の形式で、ＳＡＲレジス
タに、入力されるために、更に３回行われる。処理装置
が１６ビツト語をバイト毎の形式で、操作するのに必要
とする時間は、マイクロサイクルと名づけられる。

１マイクロサイクルは、０，１，２，３の４つのフエー
ズに分割される。

１６ビツト語を構成する４バイトの各々に、１つのフエ
ーズが存在する。

各フエーズは、ロードとクロツクと名づけられる２つの
サブフエーズに分解される。ＡＭＵは、２本のソース母
線のために、分離可能な４ビツトレジスタから成る。ロ
ード・サブフエーズの間には、ＴＭ，．ＣＭｌあるいは
ＲＭｌ記憶レジスタ２０９、あるいはデータレジスタ２
１２のような、選択された回路は、それ自身のもつ情報
をソース母線に与える。ロード・サブフエーズの最後に
、この情報は、ＡＭＵの適当な４ビツトレジスタに入力
する。このフエーズのうち、クロック・サブフエーズの
最後には、ＡＭＵによつて操作された４ビツトレジスタ
の中の本データは、ＳＡＲレジスタ２１５、データレジ
スタ２１２、ＲＭ記憶２０８、ＴＭ記憶２０６のような
宛先回路に入力される。ＲＭ記憶は、小規模の両極性記
憶（６４Ｘ４）であり１システムプログラマーに、１６
個の汎用レジスタを供給する。

本記憶の入力Ｒｌ，Ｒ２は、Ｒｌ，Ｒ２レジスタ２０９
に、結線されておりそれらは、母線１１０から受けとｂ
又、Ｒｌ，Ｒ２レジスタに転送する情報で記憶装置を、
高速に、呼び出す手段を提供する。ＲＭ記憶の入力２５
６のアドレスは、４ビツトバイト形式で格納された１６
ビツト語の最初のアドレスを与える。この語の個々のバ
イトは、タイミング発生器から受けとつたフエーズ情報
の制御の下で呼び出される。ＣＭ記憶は、両極性の読み
出し専用記憶（ＲＯＭ）で、２５６×４ビットの容量を
もつている。この記憶は、マイクロプログラムで使用さ
れる定数を提供する。最も頻般に使用される定数は、例
えば、バイト単位形式で格納されている全零の１６ビツ
ト語の定数である。Ｌレジスタは、呼び出し目的のため
に使用され、径路２４０を通して宛先母線からかあるい
は径路２５８を通してマイクロ命令からロード？れうる
６ビツトレジスタである。Ｌレジスタは、マイクロプロ
グラムによつてインデクス修飾操作のために、使用され
る。ＴＭ記憶は、容量２４×４ビツトの両極性ランダム
呼び出し記憶装置である。

これは、６つの１６ビツトレジスタと等しい容量を提供
する。第２図と第３図の処理装置は、汎用型で、多数の
そして様々な操作を行うことができる。この能力の一般
的な要約として、本処理装置は、その出力端子がソース
母線に接続している回路のうち、任意の選ばれた１つの
回路から、これらの母線の１本、あるいは、複数本に、
供給される情報を作り出す。この情報は、ＡＭＵＶＣよ
つて母線から受けとられ、マイクロ記憶装置２２２の命
令によつて特徴づけられる方法で操作されて、宛先母線
に供給される。この情報は、ここから、入力端子が宛先
母線と接続している任意の回路に供給されうるＯ本処理
装置の能力は、これが行うことのできるより典型的な２
，３の操作を記述することにより、更につの真価を認め
られるであろう。

第２１図は、ＲＭ記憶２０８の中の語Ｒ２の内容を、語
Ｒ１の内容を加えて、その結果を語ＲｌＶＣ格納する機
械語の命令を描いたものである。語Ｒ１とＲ２は、ＲＭ
記憶の第１番目と第２番目の語とは限らない。これらの
語のアドレスは、命令のＲ１及びＲ２領域の内容によつ
て決定される。Ｒ２領域は、ビツト０から３から成る。
Ｒ１領域はビツト４から７から成る。この命令のための
オベコードは０３で、領域の８から１４ビツトまでに格
納されている。ＢＡ領域のビツトの機能は、現在の記述
の理解を助けるものではない。第２１図の命令は、記憶
装置１０２からデーノ母線１１０と径路２１０を経由し
て処理装置に、受けとられる。

この命令の右側８ビツト、即ち、Ｒ１とＲ２領域は、Ｒ
１及びＲ２レジスノ２０９に転送される。オペコードビ
ツトは、径路２１０を通じて、多重化装置２２１の中央
の入力端子に入力され、順番に、２進数０３が転送さね
るところのＭＡＣレジスタ２２０に伊給さわる。この２
進数の０３は、第２１図で特徴づけられる操作が行える
ように、復号論理回路２２６と、タイミング発生器２２
５を制御することを要求されるマイノロ記憶装置２２２
の命令の先頭のアドレスを決定する。このマイクロ命令
の第１語は、第２６図に記載の型で、移動命令（ＭＯＶ
）と名づけられる。この命令に対してＲＭ記憶は、ソー
ス回路となシ、ＴＭ記憶は、宛先回路となる。この時，
第２６図の命令の制御の下ＶＣ．ＲＭ記憶の語Ｒ２はソ
ース母線１ＶＣ供給され、ＡＭＵに入力され、第２６図
の宛先（ＤＥＳ）領域によつて特徴づけられるＴＭ記憶
のアドレスの場所に、転送される。次に、このシステム
は、ＭＡＣレジスタを１位置増し、第２５図に示される
型の演算命令に進む。この命令に於ては、ＴＭ記憶は、
語Ｒ２をンース母線２に入力し、ＲＭ記憶は、語Ｒ１を
ソース母フ線１ＶＣ入力し、ＡＭＵは、この２つの語を
加算し、結果の利を、ＲＭ記憶の語ＲｌｆｆＣ転送する
。

この操作のために、ＲＭ記憶は、Ｓ１領域で指定された
ソース回路となり．ＴＭ記憶は、Ｓ２領域で指定された
ソース回路となり、ＲＭ記憶は、目的地ＤＥＳ領域で指
定された回路となる。演算領域の内容は、ＡＭＵに２本
のソース母線に、入力された情報を加算させる。この操
作を行うにあたつて、ＴＭ記憶の語Ｒ２は、バイト毎に
、ソース母線２ＶＣ供給され、ＲＭ記憶からの語Ｒ１は
、バイト毎に、ソース母線１に伊給される。

ＡＭＵは、２本のソース母線から受けとつた各バイト対
の禾憎、加算し、結果の総和を宛先母線にのせる。ＡＭ
Ｕからの各バイトは、ここから、ＲＭ記憶の語Ｒ１に転
送される。なぜなら、ＲＭ記憶は、第２５図の演算命令
のＤＥＳ領域に於て認識された宛先回路だからである。
機械が行うことのできる命令のもう一つの型は，第２２
図に示す型のもので，この中である２進数の語１は、Ｒ
Ｍ記憶の語Ｒ１の内容に加算されて、その結果は、語Ｒ
１に転送される。この操作は、第２２図で示される２つ
の命令語を必要とする。第１の語に於てはＲ１領域の内
容は、データ母線１１０から受けとられ、Ｒ１レジスタ
２０９ＶＣ転送される。この情報は、それから、径路２
５３を通じて呼び出し情報として操作を受ける語を決定
するために、ＲＭ記憶Ｖｃ．伊給される。又、第１の語
に於ては、０７のオペコードは、命令を定め、マイクロ
記憶を正当なアドレスに進めるために、多重化装置２２
１を経由して、ＭＡＣレジスタ２２０に転送される。こ
のアドレス情報は、マイクロ記憶２２２を、ＲＭ記憶の
語Ｒ１がソース母線１ｆ１Ｃ．供給され、ＡＭＵに伝送
されて、ＡＭＵを通過し、ＴＭ記憶の適当な語に転送さ
れる．というような移動型命令に進める。次に、第２２
図の命令の第２の語は、処理装置に、受けとられる。

この語表現する２進数の全体は、Ｒ１の現在の内容に加
算され、それからＲ１に格納されるべきものである。こ
の１６ビツト語は、母線１１０を経由して受けとられ、
データレジスタ２１２に転送される。次に、マイクロ記
憶は、第２５図に示されるような演算型命令に進む。こ
の時、データレジスタ２１２の１６ビツト語は、読み出
されて、各機械フエーズに於て、バイト毎にソース母線
１ｆ１Ｃ供給され、同時ＶＣＴＭ記憶の語Ｒ１は、読み
出されて、バイト毎に、ソース母線２Ｋ供給される。こ
の２つの語は、同時に、ＡＭＵによつてバイト毎に、受
信され、加算され、結果の総和は、宛先母線２０５に乗
せられ、ＲＭ記憶の語ＲｌＶＣ転送される。既に述べた
ように、ＣＭ記憶２０７は、読み出し専用型である。

ゆえに、これは、定数のみを記憶する。これは、今、述
べてきたものと同様な操作で使用される。例えば、命令
は、ＣＭ記憶のある決められた語に、ＲＭ記憶のある決
められた語を加算し結果の総和をＲＭ記憶の同じか又は
、他の語に格納するかあるいは、データ母線１１０か、
アドレス母線１１１に伊給することを要求する。この型
の命令は、今まで述べてきたものから類推できるような
マシン操作を行うであろう。けた移動とけた循環の回路
に関しては、第２３図がけた移動とけた循環機能に関連
して用いられる高級マシン命令の一つを描いている。

オペコード領域の１１は、命令を定め、そのＲＭ記憶の
アドレスが、Ｒ１領域によつて決められる語Ｒ１が、Ｎ
領域によつて決められるビツト位置の数をけた移動させ
ることを示す。この命令は、データ母線１１０を通じて
受信され、径路２１０で処理装置に及びオペコードビツ
トは、多重化装置２２１によつて、ＭＡＣレジス１２２
０に転送される。右半分の８ビツト、即ちＲ１とＮ領域
はＲ１、及びＲ２レジスタ２０９に転送される。この命
令は、２つのマイクロ記憶レベルの命令を実行すること
を要求する。

第１のマイクロ命令は、Ｒ２レジスタの内容を径路２３
４を通じてソース母線２に供給する。そしてこの情報は
、ＡＭＵを通過し、径路２３６と２３７を通じて、ＳＣ
及びＴＲＡレジスノ２１８ど″２１７に供給される。こ
れらのレジスタのこの時の内容は、共に語Ｒ１がけた移
動されるビツト位置の数を表わす。次のマイクロ命令で
は、Ｒ１レジスノ２０９の内容はＲＭ記憶２０８を呼び
出し、語Ｒ１の内容がンース母線１に供給され、さらに
ＡＭＵに到達する。ＡＭＵは、この情報を特別ＦｆＣ．
要求された順序で、バイト毎にＴＭ記憶に書き込む。こ
の特別に要求された順序は、ＴＰＡレジスタ２１７ＶＣ
格納されているけた移動情報によつて定義される。もと
のＲ１語は、ＲＭ記憶に未だ残つている。次に、けた移
動とけた循環の回路の詳細な記述に関連して続いて述べ
られることとしては、元のＲ１語は、ＲＭ記憶のＲ１部
分から読み出されて、ソース母線１ＶＣ乗る。同時に、
並べ変えられた語は、バイト毎に、ＴＭ記憶からソース
母線２に読み出される。この時これらの両方の母線は、
効果的に、ＡＭＵのけた移動回路と接続し各バイトは、
２つの記憶から同時に読み出され、このバイト対の各各
によつて表現される情報は、けた移動回路によつて受信
され、ＳＣレジス汐の現在の内容によつて決定される、
けた移動さねた形でＴＭ記憶に再び書き込まれる。この
語は、ＴＭ記憶から要求に応じてソース母線２、ＡＭＵ
、宛先母線を経由して、宛先母線に接続している任意の
回路に供給される。第２４図は、若干異つた型のけた移
動命令を示している。この命令のために、Ｒ１語の内容
は、ＲＭ記憶のＲ２語の下位４ビツトで決定される量だ
け、右へけた移動される。処理装置は、この命令を、デ
ータ母線１１０上に受信し、オペコード１３を多重化装
置２２１を経由して、ＭＡＣレジスタ２２０に転送しＲ
１及びＲ２ビツトをＲ１及びＲ２レジスタ２０９に転送
する。次に、Ｒ２レジスタの内容は、呼び出し情報とし
て、ＲＭ記憶に供給されるが、このＲＭ記憶は、そのＲ
２語の内容をバイト毎に読み出し、これを、ＡＭＵＶＣ
達しているソース母線１に供給する。最初の３バイトは
、無視され、使われない。最後のバイト、即ち、下位の
４ビツトは、ＡＭＵから，径路２３６と２３７を通じて
ＳＣとＴＰＡレジスタに与えられるが、ここでは、それ
らは、Ｒ１語がけた移動されるべきビツト位置の数を決
める。次は既に述べたのと同様の方法で、第２３図のけ
た移動とけた循環機能のために、Ｒ１語の内容をＲＭ記
憶からソース母線１に供給しＡＭＵを経由して、変更さ
れた順序でＴＭ記憶に書き込まれる。ＲＭ記憶のＲ１語
と、ＴＭ記憶からの変更された順序のＲ１語は、同時に
バイト毎にソース母線１ソース母線２ｒｃ供給されＳＣ
レジスタによつて決定されるビツトけた移動の量と、Ｔ
Ｍ記憶に書き込まれる。第４図は、ある意味ではけた移
動とけた循環の回路の理解のために処理装置の要素を示
したものである。第４図の多くの要素は、第２図や第３
図でも又、示されて訃シ、同じ参照番号が与えてある。
例えば、第４図は、ノイミング発生器２２５、ＲＭ記憶
２０８、ＴＭ記憶２０６、ＴＰＡレジスタ２１７、ＳＣ
レジスタ２１８、ソース母線１、ンース母線２、宛先母
線２０５、及びＡＭＵ２Ｏ２を含む。第４図の要素のあ
るものは、第２図や第３図で示されたより、詳細に、示
されているが、これは、けた移動と、けた循環の操作の
詳細を理解するためのものである。これまでの第２図及
び第３図の説明から、次のことが思い出されるであろう
。

即ち、けた移動とけた循環の操作は、けた移動されるべ
き語を、ＲＭ記憶に転送し、ＲＭ記憶の転送されるべき
語のビツト位置の番号を決定するＳＣ及びＴＰＡレジス
タ２１８と２１７ＶＣ情報を転送し、その語をＲＭ記憶
から読み出し、ＴＰＡレジスタ中のけた移動情報によつ
て決められるバイト順にＴＭ記憶に書き込みＲＭ及びＴ
Ｍ記憶から同時にバイト毎に読み出し、各々ソース母線
１と２を通して、ＡＭＵｒｃ供給されるが、そこでは、
ＳＣレジス１２１８の情報によつて決定されるビツト位
置の番号、２つの同時に受信されたバイトの表わす情報
をけた移動するものであわけた移動された情報の４バイ
トをＴＭ記憶に転送する。この過程の最後、即ちＲＭ及
びＴＭ記憶から最後のバイトが受けとられ、そしてけた
移動した順ＶＣＴＭ記憶に書き込まれた後では、ＴＭ記
憶に表われるこれら４つのバイトの順序は、いまや、Ｒ
Ｍ記憶に於ける元の語がビツト位置数によつて決められ
たけた移動をされたものを表わす。

これよジ後は、ＴＭ記憶内のけた移動された語は、様様
な目的のためｒ用いられるであろう。例えば、その後に
行われる算術的な、あるいは論理的な操作の一部として
用いられる。あるいは、その代りに宛先母線２０５を通
して、デーメレジス汐２１２かＳＡＲレジスタ２１５を
経由して、入出力機構に出力されるかもしれない。４ビ
ツト分、右へけた移動あるいは、けた循環する操作の詳
しい例は今、与えられる。

この操作の始まる直前に、バイトＡ，Ｂ，Ｃ，Ｄをもつ
語は、ＲＭ記憶の４つの連続したバイトの場所に順番に
格納されこのバイトの場所はこの説明のために０，１，
２，３として、見られることを仮定する。これらの４つ
の場所は、典型的には、１６語、あるいは６４バイトの
容量をもつＲＭ記憶のどの場所に於かれてもよい。第２
７図はバイトＡ，Ｂ，Ｃ，ＤがＲＭ記憶０，１，２，３
の場所に置かれたことを示す。このけた移動操作の前Ｖ
Ｃ４つのビツトが決めるＲＭ記憶内のけた移動されるべ
き語のビツト位置の数は、Ｒ２レジスタによつてソース
母線２に供給されるか（第２３図の命令のためＶｃ）、
ＲＭ記憶によつてソース母線１に供給さわ、（第２４図
の命令のために）ＡＭＵに達するかである。

ハ化は、これら４ビツトの下位２ビツトを、宛先母線か
らＳＣレジス１２１８に転送し、これら４ビツトの土位
２ビツトの補数をＴＰＡレジスタ２１７に転送する。次
の４ビツト（０１００）のけた移動のために、２進数０
（００）は、ＳＣレジスノに書き込まれ、２進数２（１
０）は、ＴＰＡレジスタに書き込まれる。ロード信号４
０３は、このけた移動情報を宛先母線からＴＰＡレジス
タとＳＣレジスタ２１８ｆ１Ｃ置数する。ＲＭ記憶内の
けた移動される語は読み出されてソース母線１を経由し
てＡＭＵＶＣ供給され、ＴＭ記憶に読み込まれる。導線
２５６と４０４は、ＲＭ記憶から読み出すための呼び出
し情報を提供する。導線２５６は、情報の最上位４ビツ
トを供給する。これらの４ビットは読み出し操作の間は
一定であシ、読み出し回路を読み出される語の４バイト
の最初のバイト、即ちバイト０の場所にもつていく。導
線４０４は、呼び出し情報の下位２ビツトを提供し、そ
れらは、読み出し回路をバイト０，１，２，３ＶＣこの
順番で連続的に方向づける。ＤＥＳ径路２６０は、情報
の最土位３ビツトを与えてＴＭ記憶の呼び出し回路が語
のＯバイトにくるようにする。

径路２５７は、進路情報の最下位２ビツト、即ちバイト
情報を提供する。これら２ビツトは現在１０である。Ｒ
Ｍ記憶の場所０のバイトＡを参照して、これを読み出し
、ＴＭ記憶の場所２に書き込む。

なぜなら、ＴＰＡレジスタの現在の計数は２だからであ
る。これは、けた移動情報（０１００）の左側２ビツト
（０１）の補数１０ＶＣよつて計数されている。このバ
イトはＲＭ記憶から読み出され、第３１図のノイミング
ダイヤグラムのフエーズ０のための置数パルスの飢御に
よつてソース母線１ｆ１Ｃ供給される。このバイトは、
ＡＭＵ２Ｏ２のＡＬＵ回路４２０を通過し、選択器４０
２を通つて宛先母線２０５に供給される。これは、そこ
から、フニーズ０７）ためのクロツク時間に於て、ＴＭ
記憶に置数され，る。このクロツクパルスは、第４図に
於て、タイミング発生器２２５から導線４０１を通じて
、与えられるように示されている。本パルスは、論理積
ゲート４０５を通つて、ＴＰＡレジスタ４２１の１位置
に進む。現在の説明を参照すると、本クロツクパルスは
、レジスタ４２１を、その場所２から場所３に進める。
バイト０の後、ＲＭ記憶を２進数０から１ＶＣ．変える
ための径路４０４上のバイトアドレスは、ＲＭ記憶から
読み出され、ＴＭ記憶の場所２に読み込まれる。

径路２５６上の呼び出し情報は、本けた移動、あるいは
けた循環操作の全期間にわたつて固定されている。次に
、バイト１はＲＭ記憶から読み出されてＡＬＵ４２Ｏ、
選択器４０２を通過して、宛先母線２０５に供給される
。これは、ここから宛先母線２０５を経由して、ＴＭ記
憶の場所３ｖＣ書き込まれる。第３１図のタイミングダ
イアグラムを参照すれば、操作は、バイトＢを次のよう
な方法で、処理することである。

即ちフエーズ１のための置数パルスの間ＶＣＲＭ記憶か
らバイトＢを読み出し、ＡＭＵを経由して、宛先母線に
供給し、フエーズ１のクロツクパルスの間に、ＴＭ記憶
の場所３ＶＣ書き込む。バイトＢがＴＭ記憶の場所３に
置数された六クロツクパルスの立ち下りの部分でＴＰＡ
レジスタを場所３から場所０に進める。次に、すでに説
明したものと同様の方法で径路４０４上のバイト呼び出
し情報がＲＭ記憶からバイトＣを読み出し、ＴＭ記憶の
場所０ＶＣ１転送するために、２進数１から２ＶＣ進む
。

これが完了すると、径路４０４上のバイト読み出し情報
は、３に進ぺＴＰＡレジスタは、位置１に進められ、語
のバイトＤは、ＲＭ記憶から読み出されて、ＴＭ記憶の
場所１に転送される。この時、クロツクパルス４０１の
立ち下りの部分で、ＴＰＡレジスタを、計数１から計数
２ＶＣ進める。第２７図は、今、説明された操作に関す
るＲＭ記憶とＴＭ記憶の状態に描いている。

第２７図を見れば、ＲＭ記憶の場所０から３にあるバイ
トＡ，Ｂ，Ｃ，ＤがＴＭ記憶の場所０から３ＶＣ１場所
０，１，２，３に対してバイト順Ｃ，Ｄ，Ａ，Ｂで、転
送されたことがわかる。次に、ＴＰＡレジスタは１増え
て、場所２から３に進む。

このＴＰＡの進行は論理和ゲート４０５と論理積ゲート
４０６によつて影響される。ＡＭＵのＡＲＯＭ４Ｏ７は
、導線４１６をこの時、１駆動して真にする。この導線
は、論理積ゲート４０６の入力の一つに達している。同
時に導線４０８は、処理装置の復号論理部によつて、駆
動され真となる。両入力が真となると、論理積ゲートは
、導通して信号を、論理和ゲート４０５を通して送りＴ
ＰＡレジスタを場所２から場所３に進める。ＡＲＯＭ４
Ｏ７の信号は、導線４１６に供給され、選択器４０２の
入力をも付勢するので、これは、ＡＬＵの出力よりもむ
しろ、けた移動回路５０１の出力に対して、続いて応答
するであろう。ここまでの説明では、けた移動を行うた
めに処理装置に要求される回路操作の第１段階である。
第２段階、及び最終段階は、第４図の要素５０１のけた
移動回路あるいはシフタの詳細な回路を描いた第５図を
参照しながら次に続く段落の中で説明される。本シフタ
は基本的には、４つのデータ選択器、あるいは４つの多
重化装置５０２−、とＲＭ及びＴＭ記憶の出力端子を、
多重化装置の入力端子に接続するソース母線導線２０３
と２０４と、多重化装置の出力を宛先母線２０５１１Ｃ
．接続する導線５０５とＳＣレジスタ２１８の出力を多
重化装置５０２−の制御端子５０３−に接続する導線径
路２３９とから成る。各多重化装置は、０から３と名づ
けられる４つの入力端子を持ち、多重化装置の入力端子
は、ＲＭ記憶の４つの出力端子と、ＴＭ記憶の右狽Ｖ）
３つの出力端子とに、各々接続されている。これらの接
続は、けた移動回路に、ＲＭ．ｌ５ＴＭの記憶の０，１
，２あるいは３のビツト位置から同時に受とつた情報の
７ピツトをけた移動させることができる。ＳＣレジスタ
２１８に、格納された情報は、けた移動すべく受けとつ
た情報のビツト位置の番号を決める。

たとえば、ＳＣレジスタＶＣ２進数００があれば、各多
重化装置の入力端子０が、径路２３９によつて付勢され
て、ＲＭ記憶からけた移動回路に入力されている４つの
ビツトだけが、多重化装置を通つて、その出力導績を通
じて母線２０５に供給される。２進数０１がＳＣレジス
タにあれば、各多重化装置の入力端子１が付勢されるで
あろう。

これは、ＲＭ記憶の左側３ビツトと、ＴＭ記憶のＯビツ
トを多重化装置に与え、さらにその出力導線５０５−を
通じて、宛先母線に供給する。ＳＣレジスタに、２進数
１０があれば多重化装置の入力端子２が付勢される。そ
して、ＲＭ記憶の左側２ビツトとＴＭ記憶の右側２ビツ
トが、けた移動装置を通じて、宛先母線に供給される。
ＳＣレジスタＶＣ．２進数１１があれば、ＲＭ記憶の最
左端のビツトとＴＭ記憶の右側３ビツトが多重化装置の
入力端子３に与えられ、そして、母線２０５に供給され
る。次のことは、すでに第４図の説明に関連して説明さ
れている。

即ち、ＳＣレジスタが、２進数４（０１００）の下位２
ビツトで表される２進数００を、４ビツト位置をけた移
動するために、持つことである。ＳＣレジスタに於ける
００は、多重化装置の入力端子０を付勢し、けた移動回
路５０１は、ＲＭ記憶から受けとつた各バイトの４ビツ
トのみを母線２０５ＶＣ供給する。第４図と、第２７図
と関連して、ＲＭ記憶の場所０，１，２，３ＶＣあるバ
イトＡ，Ｂ，Ｃ，ＤをどのようにしてＴＭ記憶０，１，
２，３の場所に、バイト順Ｃ，Ｄ，Ａ，Ｂで、書き込む
かということが説明された。

このことは４ビツトけた移動するために要求される操作
の第１段階が完了したことにすぎない。操作の第２段階
については、次の段落で説明する。すでに説明したよう
に、ＴＰＡレジスタは、，現在、場所３にある。次ＶＣ
ＰＡクロック２２５ＡとＴＰＡレジスタ２１７は、すで
に述べたものと同様の方法で１段階進み、階梯の各サブ
フエーズの間に、バイトがＲＭ記憶から読み出され、Ｔ
Ｍ記憶に書き込まれる。ＲＭ記憶のＡバイトは、最初に
読み出されて、ＴＭ記憶の場所３に書き込まれる。

Ｂバイトは、その次に読み出されて、ＴＭ記憶の場所０
に書き込まれる。次に、ＣとＤバイトが読み出されて、
ＴＭ記憶の場所１と２ＶＣ書き込まれる。このことは、
要求された４ビツトけた移動の完了である、なぜなら、
ＲＭ記憶から読み出されてけた移動されるべき語のＡ，
Ｂ，Ｃ，Ｄバイトは、今や、ＴＭ記憶にバイト系列Ｂ，
Ｃ，Ｄ，Ａとしてこの順番で格納されているからである
。この時、２つの記憶の内容は、第２８図に描かれてい
る。第２８図のＴＭ記憶の内容は、第２７図のＲＭ記憶
の内容を４ビツトけた移動したものである。次に説明さ
れるのは、２進数０１１０で表わされる６ビツトけた移
動である。左側の２ビツト０１は、ＴＰＡレジスタ２１
７に補数形式で転送される。右側の２ビツト１０は、Ｓ
Ｃレジスタ２１８に転送される。この６ビツトけた移動
のための操作は、すでκ、説明された４ビツトけた移動
のものと同一で、ＲＭ記憶からバイト毎にＴＭ記憶の位
置０，１，２，３ＶＣ１第２７図で示すように、Ｃ，Ｄ
，Ａ，Ｂの順に転送することを含んでいる。本操作の第
２段階では、ＳＣレジスタの２進ビット１０は、径路２
３９を通して、各多重化装置５０２−の第２入力を付勢
するために供給される。

このことは、けた移動回路５０１が各読み出し操作の間
に、ＲＭ記憶の左側の２ビツトと、ＴＭ記憶の右側２ビ
ツトに応答することをひき起こす。これが、２ビツト位
置のけた移動を起す。この時点で第２７図に示されるよ
うに配列されている両記憶からの読み出し操作を行う第
１フエーズの間ＶＣＲＭ記憶からのＡバイトの左側２ビ
ツトと、ＴＭ記憶からのＢバイトの右側２ビツトは、け
た移動回路に受信され、通過する。ＲＭ記臆を第１バイ
トに於て方向づける情報は、００で、クロツク２２５Ａ
で径路４０４から与えられる。ＴＰＡレジスタは、すで
に４ビツトけた移動操作に関して述べた理由で現在では
計数３である。このようにして、けた移動回路は、Ａバ
イトから第２９図に於ては、Ａ２及びＡ３と名づけられ
る左側２ビツトを又ＴＭ記憶のＢバイトからは、同じく
ＢＯ及びＢ１と名づけられている右側２ビツトを受けと
わその出力に送る。これらの４ビツトは、この時、ＴＭ
記憶の位置３に、第２９図で示される順序で書き込まれ
る。ＲＭ及びＴＭ記憶の各々に対する読び出し情報は１
位置進められ、けた移動回路は、ＲＭ記憶からの次のバ
イトの左側２ビツト（Ｂ２とＢ３）と、ＴＭ記憶からの
右側２ビツト（ＣＯとＣ１）を受けとつて、その出力に
送る。これらは、ＴＭ記憶の場所０に書き込まれる。Ｒ
ＭとＴＭ記憶の呼び出し情報は、再び１位置進んでけた
移動回路は、ＲＭ記憶からＣバイトの左側２ビツトとＴ
Ｍ記憶から、Ｄバイトの右側２ビツトを受けとる。これ
らは、ＴＭ記憶の場所１に書き込まれる。記憶に対する
呼び出し回路は、再び１位置進んで、けた移動回路は、
ＲＭ記憶からＤバイ トの左側２ビツトとＴＭ記憶から
Ａバイトの右側２ビツトを受けとる。これらは、第２９
図に示されるように、ＴＭ記憶の場所２ＶＣ１その順に
書き込まれる。第２９図は、６ピツト位置、けた移動さ
れたＲＭ記憶の４バイト語を表わす。ここまでの説明で
は、けた移動回路の４及び６ビツトの大きさのけた移動
の各々について明らかにした。同様の方法によつて、そ
の他の大きさのけた移動が、同じく２段階の操作によつ
て行なわれるであろう。そのような各けた移動操作の第
１段階では、ＲＭ記憶はバイト毎に読み出し、ＴＭ記憶
に、ＴＰＡレジスタに格納されているビツトけた移動情
報の左側２ビツトの補数によつて決定される順番で転送
する。操作の第２の段階では、両記憶から同時に、バイ
ト毎に読み出され、けた移動回路に供給される。本回路
は、更に、０，１，２，３ビツト位置のいづれか、情報
を受けとつた情報をけた移動し、ＴＭ記憶に、要求され
たビツト位置の数、けた移動されたＲＭ記憶の中の語の
表わす順番の系列で書き込む。上述のけた移動の仕組み
を一般化された表現で述べれば次のとおりである。

Ｎをけた移動の数、Ｍをバイト中のビツト数この例では
Ｍ＝４とするとＮはＡＭ＋ｂで表わされる。但しＡ，ｂ
は整数でありｂはＭより小さい。例えば右への６ビツト
けた移動の場合Ｎ＝６，ａ＝１，ｂ＝２となる。第１段
階でＲＭ記憶に蓄積されているデータ語ＤＣＢＡはＴＰ
Ａレジスタの制衝のもとに転送されＴＭ記憶にＢＡＤＣ
として蓄積される。この第１段階で語は右へ２バイト即
ち（ａ＋１）バイトだけ移動されている。上述してきた
回路動作から全ての場合語のバイト順が（ａ＋１）バイ
ト位置だけ右へ移動されることが理解されよう。ＲＭ記
憶の位置０のバイト（例えばＡ）はけた移動数Ｎの上位
２ビツト、Ｎが０１１０ならば０１の補数１０即ちＴＭ
記憶の２の位置ＶＣＡが転送されることによりこれが行
われる。もしＮが０〜３の場合は上位２ビツトの補数は
１１即ち３であり、バイトＡはＴＭ記憶の位置３に置か
れる。この場合ａ＝０であり（ａ＋１）＝１バイトだけ
語が右にけた移動されてＴＭ記憶に蓄積されることにな
る。同様ＶＣａ＝１，２又は３の場合ＡはＴＭ記憶の位
置２，１又はＯに置かれ、いずれも（ａ＋１）バイトだ
け右に移動される。けた移動操作の第２の段階ではＳＣ
レジスタとＴＰＡレジスタの制御のもとＶＣＲＭ記憶か
らの１バイトとＴＭ記憶からの１バイトとからなるバイ
ト対から選択された４ビツトがＮだけけた移動されたデ
ータ語のバイトの中の１つを構成するよう結合され、Ｔ
Ｍ記憶の読出された位置に置かれる。

これによジ、バイト対の各々のビツトがｂビツト位置だ
けけた移動され、その初めの４ビツトが出力バイトとし
て選択され、その出力バイトをＲＭ記憶のそのバイト対
の一方がＲＭ記憶から読出された位置に格納される。第
３図に於けるＳＡＲレジスタ２１５は、更に、第６図に
於て、その詳細が描かれている。

本レジスタは、１６ビツト型で、記憶装置１０２力＼入
出力装置に転送されるべき、呼び出し情報を格納する。
ＳＡＲレジスタは、例えば、ＳＮ７４９６型の４つの４
ビツトシフトレジスタから成る。これらは、第６図の要
素６０１のように配置された、４×４型の記憶の形に、
配列される。これらのシフトレジスタは、宛先母線２０
５から、情報を１度ＶＣ４ビツトづつ、バイト毎に、受
けとる。受けとられた情報は、続いて、１６ビツト語と
して、並列にアドレス母線１１１に供給される。論理和
ゲート６０２は、母線２０５から、レジスタ６０１に入
る情報のゲートの制御を行う。導線６０４上のＥＷＳＡ
Ｒ信号は、ＡＭＵ２Ｏ２ｌｆＣよつて母線２０５に入力
される情報に対して、目的地となるＳＡＲレジスタを示
すために、真に駆動される。クロツク導線６０３は、第
３１図に示されるクロツク信号を受けとｂ１宛先母線２
０５上を連続的に、供給されるバイトを、レジスタ６０
１に適当に、入力させるゲート作用を行う。ＥＷＳＡＲ
信号は、第２図の要素２２６の復号論理回路によつて、
与えられる。クロツク信号は、タイミング発生器２２５
によつて与えられる。このことは、第３２図に於て、他
のすべての回路と同じように、ＳＡＲレジスタに対して
示される。第３図に於けるＲ１とＲ２レジスタ２０９は
、更に、その詳細が第７図に、描かれている。

Ｒ１とＲ２レジスタは共に、処理装置によつて、データ
母線１１０から受けとられた命令語の下位８ビツトを受
けとわ一時的に格納する。左側８ビツトは、オペコード
Jャrツトを格納するＭＡＣ計数器２２０を含む、処理装
置のその他の要素に受けとられ格納される。Ｒ１及びＲ
２レジスタは、第７図に於て要素７０２と命令された２
つの４ビツトレジスタから成る。

データ母線１１０によつて、径路２１０を通じてレジス
タＲ１とＲ２に、入力される情報の８ビツトは、導線７
０３土のＬＤＯＰ信号の制御のもとに、これらのレジス
タに、ゲート入力される。本信号は、第２図に於て、タ
イミング発生器２２５から受けとられ、記憶制御母線１
１２の与えられた導線上の完全な記憶信号に、記憶装置
１０２が、応答した後に、発生される。Ｒ１及びＲ２レ
ジスタの出力は又、径路２５３と２５４を通して、ＲＭ
記憶２０８の呼び出し制御回路に、接続される。

これらの接続は、Ｒ１及びＲ２レジスタの内容が、直接
ＲＭ記憶に、呼び出し目的のため転送されることを許す
。多重化装置７０１はＲ１とＲ２レジスタの８ビツトを
２つの４ビツトバイトに変換する。

この変換は、第３１図に示されている、タイミング発生
器によつて発生された、復号されたフエーズ情報の最下
位ビツトであるところのＰＨＯ信号の制御の下で、行わ
れる。この情報は、導線７０４を通して、受けとられる
。ＰＨＯ信号が高い時はＲ１レジスタの内容が多重化装
置を通してソース母線に達する。ＰＨＯ信号が低い時は
、Ｒ２レジスタの内容が、多重化装置を通して、ソース
母線に及ぶ。素子７０１はＳＮ７４ｌ５７型である。レ
ジスタ７０２は、ＳＮ７４９５型でよいであろう。第３
図のＬレジスタ２１６は、更に、第８図に、その詳細が
描かれている。本レジスタの機能はＣＭ、とＲＭ記憶に
、呼び出し情報を供給することである。Ｌレジスタは、
レジスタ８０１と、多重化装置８０２と、書き込み論理
素子８０３から成る。レジスタ８０１は、６ビツト型で
、多重化装置８０２の制御の下にあり、径路２４０を経
由して、目的地母線２０５からか、あるいは、径路２５
８を経由して、復号論理回路２２６のＥＭＩＴ領域から
、置数される。レジスタ８旧力（ＥＭＩＴ領域からロー
ドされた場合は、レジスタの６ビツトすべてが、置数さ
れる。しかし、バイト０の間に、宛先母線から置数され
た場合は、下位４ビツトのみが、置数され、既に、レジ
スタにある上位２ビツトは、こわされない。本Ｌレジス
タは、ＳＮ７４７５とＳＮ７４２９８であるような、２
つの集積回路を含む。ＳＮ７４７５の半分は、最上位２
ビツトのために使用され、ＥＭＩＴ領域の最上位２ビツ
トのみが、ＳＮ７４７５のデータ入力に、入る。多重化
装置８０２を含む、ＳＮ７４２９８には、下位４ビツト
が、格納される。６ビツトＥＭＩＴ領域が、レジスタ８
０１に、転送された場合は第２図中の復号論理回路２２
６は、ＬＤＬｌ信号を、発生し導線８０７に、供給する
。

本信号は、多重化装置８０２を、径路８０５を経由して
、制御、ＥＭＩＴ入力を活性化し、ＥＭＩＴ領域の６ビ
ツトすべてを、レジスタ８０１に、供給する。ＬＤＬｌ
信号は第３１図のタイミングダイアグラムの制御パルス
ＣＴＬＰＬＳに対して、この時発生する。宛先母線２０
５上の情報が、レジスタ８０１の下位４ビツトに書き込
まれた場合は、フエーズ０の時間に、復号論理回路に、
よつてＷＲＬｌ信号が発生されこれは、フエーズＯに対
する。

第３１図のクロツクパルスと同じ、存続時間をもつ。書
き込み論理回路８０３は、径路８０５を経由して多重化
装置を制御して、母線２４０が、レジスタ８０１に対す
るデータ入力となるように選択する。レジスタの出力は
、径路２５６を通して、第２図及び第３図のＣＭとＲＭ
記臆に達する。論理素子８０３は、径路８０４にＷＲＬ
ｌが、ＬＤＬｌ信号のどちらかの受信の直後に、ゲート
信号を供給することを要求する組み合せゲート論理回路
を含む。

本ゲート信号は、多重化装置８０２からの出力情報をレ
ジスタ８０１に、転送する。論理回路８０３は又、ＬＤ
ＬｌかＷＲＬｌ信号の受信の直後、要求された電位を８
０５に供給する。第３図のＣＭ記憶２０７は、更に、第
９図にその詳細が示される。本記憶は、２５６×４の読
み出し専用記憶で、好都合にも、・・リス半導体の集積
回路、ＨＰＲＯＭ−１０２４型であつてもよい。本ＣＭ
記憶は、基本的には、レジスタ９０１とレジスタ出力回
路９０２から成る。レジスタのための、呼び出し情報は
、径路２５６と９０３を通して受けとられる。レジスタ
９０１は２５６個のアドレス位置を含むので、呼び出し
情報の８ビツトは、一意的に、その位置を定められる。
６つの呼び出しビツトは、径路２５６を通して受けとら
れ、これらの６ビツトは、読み出されるべき語の第１バ
イトの始まりのアドレスを与える。

残りの２ビツトは、バイト情報で、径路９０３を通して
、受けとられる。本情報は、フエーズ情報を表わし、タ
イミング発生器２２５から受けとられる。ＣＭ記憶は、
常に呼び出された語を出力回路９０２を経由して出力し
、径路２５０を経由して、源母線１にのせる。第３図の
ＲＭ記憶は、更に、その詳細が第１０図に示される。

本記憶は、１６個の汎用レジスタを含む。各レジスタは
４つの４ビツトバイトから成り、すべてのレジスタによ
つて第１０図の要素１００１を形成する。本ＲＭ記憶は
又、レジスタ入力回路１００２とレジスタ出力回路１０
０３と論理積グート１００４と多重化装置１００５を含
む。要素１００１、１００２、１００３は、都合よく、
４つの集積回路ＳＮ７４８９から成り、各集積回路は、
１６×４の両極性記憶である。

これら４つの集積回路は、６４×４ビツトの記憶を形成
する。本記憶配列に対する呼び出し情報は、径路１００
８と１００７から供給される。径路１００８は、４対１
の多重化装置ＳＮ７４ｌ５３からなる多重化装置１００
５の出力を受けとる。多重化装置１００６は、２対１の
多重化装置ＳＮ７４ｌ５３から成る。レジスタ１００１
は機能的には、各々４個の４ビツトバイトから成る１６
個の１６ビツト語を格納する。

各語は、１個の汎用レジスタと一致する。語呼び出し情
報は、多重化装置１００５から、径路１００８によつて
供給され語内の呼び出し即ち、バイト情報は、タイミン
グ発生器２２５から、階梯あるいは、バイト情報を受け
とる径路１００７によつて供給される。径路１００８に
供給される情報は、Ｌレジスタから径路２５６上を通つ
てか、Ｒ２レジスタから径路２５４上を通つてか、Ｒ１
レジスタから、径路２５３上を通つてかのいずれかで、
受けとられる。情報の２ビツトは、多重化装置１００５
の付勢されるべき入力の制御に、使用される。これら２
つの選択ビツトは多重化装置１００６の出力によつて径
路１００９に入力される。多重化装置１００５の入力は
、径路１００９に供給されて、各入力を活性化するべき
２進信号の値を数値的に示すように作られている。この
ようにして、２進信号１が、径路１００９に供給された
場合は、入力端子１が活性化され径路２５３上の情報が
多重化装置１００５を通つて、径路１００８からレジス
タ１００１に与えられる。多重化装置１００６のＡ．ｌ
！−Ｂ入力は、径路１０１０と１０１１を通つて、復号
論理回路２２６に接続している。多重化装置１００６の
Ａ入力は、第２５図と第２６図で示される型の命令に対
するマイク口記憶２２２の源１Ｓ１領域の下位２ビツト
５と６を受けとる。多重化装置のＢ入力は、第２５、２
６図に示される型のマイクロ命令の宛先領域ＤＥＳの下
位２ビツト１２と１３を受けとる。径路１０１２はタイ
ミング発生器に至り、そこに入力される信号は、多重化
装置１００６のどの入力を活性化すべきかを決定する。
ＳＥＬ導線が０である場合は、Ａ入力が活性化される。
ＳＥＬ導線が１である場合は、Ｂ入力が活性化される。
２つの多重化装置の全体としての機能は、マイクロ命令
のＳ１とＤＥＳ領域をして、ＲＭレジスタに対する呼び
出し源として、Ｌレジスタ、Ｒ１レジスタ、Ｒ２レジス
タを選択させることである。

このようにしてマイクロプログラマはＲＭ記憶をソース
回路か、宛先回路にされる。だけでなくＲＭ記憶を制御
するために、呼び出し情報の３つの可能なソースを決定
することもできる。望ましいデータを宛先母線から、径
路２３２にのせることと、要求される呼び出し情報を多
重化装置１００５を通して、レジスタ１００１に径路１
００８で送ることと、書き込み導線１０１３を真にする
ことによつて語を、レジスタ１００１に書き込まれる。

本導線はゲート１００４に入力されるＲＭとクロツクの
論理積によつて制御される。ＲＭ信号は、復号論理回路
２２６によつて供給され、クロツク信号は、第３１図に
於て示される型の信号で、タイミング発生器によつて供
給される。レジスタ１００１が書き込まれない時には、
出力回路１００３は、常に径路２５１を通して、ソース
母線１に径路１００８によつて呼び出された現在の語の
内容を供給する。ＲＭ信号は復号論理回路２２６から受
けとられ、第２５、２６図に示される型の命令に対して
、その宛先領域に２進数のＯ、１、２のいずれかが表わ
れた時にはいつでも、マシンフエーズの４つのフエーズ
の全期間、存在する。

クロツク信号のタイミングは、タイミングダイアグラム
に示されている。要約すると、ゲート１００４に入力さ
れるクロツク信号とＲＭ信号は、共同して、多重化装置
１００６のＢ入力に入る部分的宛先領域情報となるもの
であるが、これらは書き込み操作において、ＲＭ記憶に
呼び出し情報を供給する回路を決める。

これらの操作でＲＭ記憶は、宛先母線に現在入力されて
いる情報に対する宛先である。多重化装置１００６のＡ
入力は、マイクロ命令のＳ１領域の一部分からなり、Ａ
入力が付勢されている時はＳ１領域は、処理装置のどの
回路素子が、ＲＭ記憶に呼び出し晴報を供給するソース
として使われるかを決定する。呼び出されたＲＭ記憶の
内容は、ソース母線１に供給される。多重化装置１００
６のＢ入力が付勢されている時は、宛先領域は、ＲＭ記
憶に対して呼び出し情報のソースを決定する。第２図の
ＴＭ記憶２０６は、更にその詳細が、第１１図に示され
る。本記憶は基本的には、レジスタ１１０１と、入力回
路１１０２と出力回路１１０３と、論理積ゲート１１０
４と、多重化装置１１０５から成る。本ＴＭ記憶は処理
装置、特に処理装置のマイクロプログラム部分に対する
特殊目的レジスタを与える。要素１１０１と１１０２と
１１０３は、都合よく、２つの型のＳＮ７４８９集積回
路で構成してよい。これらは、各々１６ビツトの情報を
もつ８つのシフトレジスタに等価な３２×４の記憶を構
成する。５ビツト分は、呼び出し情報を供給するために
必要となる。

ＴＰＨＯ−１なる径路２５７は、アドレスビツトの下位
２ビツトを供給する。これらの信号は、ＴＰＡレジスタ
２１７から受けとられ又、バイト情報を含む。多重化装
置１１０５の出力は上位３ビツトを供給する。多重化装
置によつて供給される呼び出し情報３ビツトは径路２５
９か、２６０のいずれかから選択的に受信される。

これらの径路に供給される信号は、マイクロ記憶装置２
２２から受けとられる。径路２５９は、径路１５０３に
選定され第１５図に達する。径路１５０３土の情報は、
第２５図か第２６図のマイクロ命令の第５から．第７ビ
ツトか第９から第１１ビツトとなるであろう。第１５図
の多重化装置１５０５は後で詳細？説明されるよ：、―
讐ムこｉ；―；：？叫冨：[■■領域の第１２から１４
ビツトである。

ＳＮ７４ｌ５３型の集積回路であるような本多重化装置
は、ＳＥＬ入力１１０がＯの場合は径路２５９から入力
を選択し、ＳＥＬ入力が１の場合は径路２６０から入力
を選択する。本ＳＥＬ信号は、タイミング発生器２２５
から供給される。本ＳＥＬ信号は処理装置がマイクロ命
令が、置数サブフエーズとクロツクサブフエーズのどち
らにあるか決定する。出力回路１１０３はゲート１１０
４からの径路１１００上の書き込み信号が付勢している
時を除いてはすべての時に、径路２４９に呼び出し情報
によつて決定されの語の場所の内容を定常的に供給しつ
づける。レジスタ１１０１への語あるいは、語の１バイ
トの書き込みは、レジスタ１１０１の入力１１０９に呼
び出し情報を供給するか、書き込み信号を径路１１００
を経由して、入力回路１１０２に供給することによつて
達成される。

レジスタ１１０１に書き込まれたデータは、宛先母線２
０５から来ている径路２３８上に存在するものである。
径路１１００土の書き込み信号は、径路１１０７上のク
ロツク信号と径路１１０８上のＵＤｌ５信号の論理積で
ある。ＵＤｌ５信号は、第２５図と２６図のマイクロ命
令の第１５ビツトである。与えられた操作において、特
殊なマイクロ命令に対してＴＭ記憶は、ソースと宛先の
両方になる。

バイト呼び出し情報を表現するフエーズ信号は径路２５
７上に受けとられる。残りの呼び出し情報は、多重化装
置１１０５によつて供給される。置数サブフエーズの間
、多重化装置の出力呼び出し情報は径路２５９によつて
供給されるであろう。なぜなら、ＴＭ記憶は、本ナブフ
エーズのンース回路だからである。径路２５９からの本
呼び出し情報に応答して、出力回路１１０３は呼び出さ
れた語の内容を径路２４９にのせて、ソース母線２に送
る。ＡＭＵはソース母線から信号を受けとり、それを処
理して、宛先母線２０５に、処理された信号を供給する
。

ここでこれらの信号は、ＴＭ記憶に書き込まれなければ
ならないものであると仮定する。ＴＭ記憶への書き込み
操作に｝いて、呼び出し情報は、クロツクサブフエーズ
の間に径路２６０から、多重化装置を経由して供給され
る。径路１１０６上の書き込み信号は、タイミングダイ
ヤグラムに示されるように、本サブフエーズのためのク
ロツクパルスの来た時点で、発生される。第３図のデー
タレジスタ２１２は更に、その詳細が、第１２図に示さ
れる。本回路は、基本的には、シフトレジスタ１２０１
と、入力受信器１２０２と、出力駆動器１２０３と、多
重化装置１２０４とから成る。データレジスタは、４つ
の機能をもつている。

それは、データ母線１１０との間で情報やデータを受信
したり、あるいは供給したりする。それは径路２３１を
通して情報をソース母線１と２に供給する。それは又、
径路２３２を経由して宛先母線から、情報を受けとる。
データは、データ母線１１０との間で、１６ビツト並列
形式で受授される。それは、４ビツトノ？ト書式で、ソ
ース母線に出力され、また、宛先母線から入力されるも
のである。情報やデータはシステムが、記憶読み出しや
入出力読み出しの命令を実行している時には常に母線１
１０から、シフトレジスタ１２０１に置数される。本条
件は、出力，駆動器１２０３と、シフトレジスタ１２０
１のＭＯＤＥ入力に、及んでいるＲＤＦＦ導線１２０５
上の直値信号によつて示される。本信号は、シフトレジ
スタがデータ母線から情報を受けとるための準備をする
。ＲＤＦＦ信号は、データフリツプフロツプと命令フリ
ツプフロツブと制御フリツプフロツプ群２２６の入出力
フリツプフロツプとの各々が、セツトされている状態の
論理和である。これら３つのフリツブフロツプは、マイ
クロ命令の制御領域を通じてマイクロプログラムの制御
でセツトされる。径路１２０５土のＲＤＦＦ信号の真状
態は、出力駆動器１２０３を禁止状態にする。ＲＤＦＦ
信号は、導線１２０６上の信号が高くなつて続いて低く
なつた場合、入力受信器１２０２からの並列データをシ
フトレジスタが受けとれる状態にする。このことは、シ
フトレジスタに入力受信器１２０２からの並列データに
ロードすることになる。導線１２０６上の信号は、ＬＤ
ＡＴＡと名づけられる。本信号は、記憶装置１０２が記
憶読み出し操作において、径路１１２を通して、記憶完
了信号を返送した場合に発生される。入出力読みとり操
作のために、マイクロ命令の制御領域に於けるビツトパ
ターンはＬＤＡＴＡ信号を発生する。本信号は、データ
母線２１０を入力受信器１２０２を経由してシフトレジ
スタ１２０１の並列データ入力に効果的に接続する。シ
フトレジスタは、４Ｘ４の記憶として形成される４つの
ＳＮ７４９５から成る。径路１２０７、１２０６、１２
０９、１２０５上の信号は、シフトレジスタを構成する
４つの４１ＣＦ型の集積回路のすべての一致する入力に
達している。シフトレジスタの内容は、径路１２０５上
のＲＤＦＦ信号が真値でない時はいつでも、出力駆動器
１２０３を経由して、データ母線２１０に連続的に乗せ
られる。

このため、処理装置はデータ母線２１０に連続的に乗せ
られる。このため、処理装置はゼータ母線に関して記憶
書き込みや、入出力書き込み操作を行わせるための付加
的な信号を発生する必要はかならずしもない。シフトレ
ジスタは、径路１２０７を通じて受けとるクロツクパル
スの制御のもとに、宛先母線２０５からデータを受けと
り、ソース母線にデータを供給する。

これらのパルスは、第３１図において示されるクロツク
パルスである。マシンフエーズの各フレーズに対し、こ
のようなりロツクパルスが１個存在する。各クロツクパ
ルスの受信は、シフトレジスタ１２０１に於て情報をバ
イト毎の形式でけた移動させる。宛先母線に関連して、
もしデータレジスタが、マイクロ命令によつて決定され
た宛先でない場合は、径路１２０８上の信号は低くなる
。このことは、多重化装置１０２４に径１８２３１を通
じてシフトレジスタの出力と接続している、そのＡ入力
を活性化させる。この結果、各クロツクパルスが受けと
られるたびにシフトレジスタのデータバイトが、バイト
毎に再循環される。もし、シフトレジスタがマイクロ命
令によつて決定された宛先であつたなら、導線１２０８
上の信号は高く、多重化装置はそのＢ入力を付勢し、宛
先母線上の信号は多重化装置を通過して径路１２０９を
通じてシフトレジスタの入力端子に達する。

径路１２０７上のクロツク信号は、フエーズの間存在し
、１フエーズに対して本信号を受けとることは、宛先母
線からバイト情報をシフトレジスタに転送させる。デー
タレジスタが、マイクロ命令のソースである場合は、デ
ータは、径路２３１を通じて、適当なソース母線に供給
される。

本データは、いつも有効である。なぜなら、シフトレジ
スタ情報は、定常的にマシンフエーズの各フエーズの間
は、再循環され、その径路２３１上の出力に供給されて
いるからである。入力受信号は、ＳＮ７４Ｏ４である。

出力駆動器は４つのＳＮ７４２６である。多重化装置は
、 之ＳＮ７４ｌ５７である。第２図に於て、各々要素
２１８と２１７と各づけられているＳＣとＴＰＡレジス
タは、第１３図により詳しく描かれている。

ＳＣレジスタの全体的機能は、けた移動とけた循環操作
に於てその入１力に供給された２進情報をけた移動する
第５図のけた移動回路に、ビツト位置の番号を決定する
２つの４ビツト２進情報を格納することである。ＳＣレ
ジスタは、情報の２ビツトを格納するから、けた移動ビ
ツト０１１、２、３ビツトを表わすこ １とができる。
ＳＣレジスタは、ＳＮ７４７５型の集積回路の半分から
成る２ビツトのラツチ回路である。

ＳＣレジスタへの入力は、宛先母線２０５に供給された
４ビツトのけた移動情報の下位２ビツトである。二ＳＣ
レジスタの出力は、径路２３９を通して、ＡＭＵ２Ｏ２
に還元して供給され、けた移動回路５０１に、要求され
た量のビツトけた移動をひき起させる。ＳＣレジスタが
、宛先母線から情報を受けとつ二た場合は、径路１３０
４上の信号は、真値である。

径路１３０３上の信号は、第３１図に示されるフエーズ
０のクロツク信号の間は、真値である。論理積ゲート１
３０２は、その入力に供給される信号が両方とも真値の
時導通する。その時、宛先母．線のけた移動隋報の下位
２ビツトは、径路２３６を通して与えられ、ＡＭＵによ
るその後の使用のためにラツチ回路１３０１にゲート入
力される。ＴＰＡレジスタ２１７は、２ビツト計数器１
３０５とグート１３０６と１３１１を含む。

計数器１３０５は、ＳＮ７４ｌ６ｌでよいであろう。Ｔ
ＰＡレジスタの機能は、ＴＭ記憶によつて要求されるフ
エーズあるいはバイト情報を発生することである。計数
器１３０５は、径路１３０７上のクロツク信号が、正か
ら負に変化するたびに増加する。本信号は、ゲート１３
０６を通過し、径路４０２を通つて計数器１３０５に遅
する。計数器は、ＬＤＣＮＴ＊信号が高レベルの場合の
み、クロツク信号から、前進する。計数器は、計数器の
ＲＳ入力に及んでいる導線１３１０に低レベルが供給さ
れた時、りセツトされてＯになる。径路１３１０上のり
セツト信号は、第２図の復号論理回路２２６によつて発
生される、本信号は、マイクロ命令の匍磨領域に含まれ
る情報に応答して復号論理回路によつて発生される。計
数器１３０５は、又、１３０８及び１３０９の両導線か
ら信号が同時に入力された時には常にゲート１３０６と
１３１１によつて前進されられる。

前進に対する本機構は、Ｏから３ビツトけた移動操作の
ために与えられている。径路１３０９上の信号は、ＡＭ
Ｕ回路によつて、また特別には、ＡＭＵ回路内のＡＲＯ
Ｍ要素１６０２によつて発生される。信号はタイミング
ダイヤグラム上に示される前クロツク時に於て、回路１
３０８上に発生する。ＴＰＡレジスタは、ＳＣレジスタ
と並列に、ロードされうる。このことは、ＳＣレジスタ
内のゲート１３０２の出力から制御論理回路１３０６を
通して、計数器１３０５の入力に至る径路４０３上に行
われる。その時、母線２０５上の２つの上ビツトの補数
が径路２３７を通じてＴＰＡレジスタに置数される。第
１４図はソース母線１の更なる詳細を描いている。

第２図，第３図に示した如くソース母線１は、多重化装
置２０３−Ｍを経由してソース母線１を通じて、ＡＭＵ
に情報を提供する様々な回路とその入力が接続している
多重化装置２０３−Ｍの出力と接続している。第１４図
に於て、多重化装置２０３−Ｍの入力は、左方に描れて
おり、それらは、ＲＭ記憶２０８からと、データレジス
タ２１２からと、Ｒ１とＲ２レジスタ２０９からとＣＭ
記憶２０７からとからきている。多重化装置の出力は、
右方に描かれており、ＡＭＵ２Ｏ２に至るソース母線１
である。論理積ゲート１４０２と導線１４０３と１４０
４に入力される信号は、多重化装置２０３−Ｍと制御し
、又、任意のマシンフエーズに於て、多重化装置の入力
に接続しているどのソース回路がその出力を多重化装置
を通して母線２０３に与えられるかを決定する。径路１
４０４は、マイクロ命令Ｓ１領域の第５から第８ビツト
を受信する。第２５図に於て、これらのビツトが多重化
装置の入力と接続しているどの回路がソース回路となつ
て、その情報を母線２０３に供給するかを示した。径路
１４０４に供給される４ビツトは、呼び出し情報を構成
し多重化装置のどの入力を付勢すべきかを決定する。Ｒ
１とＲ２レジスタからの多重化装置への入力は、数値的
に１５と名づけられた入力論子に終端している径路２３
４と２３５からなる。

本数値的命名は、２進のアドレス１５が、径路１４０４
に供給された場合は常に、本人力を付勢する。第３図を
参照すれば、Ｒ１及びＲ２レジスタに共同して格納され
ている２バイトは、バイト毎順にソース母線に供給され
る。第７図特に多重化装置７０１の制御入力に至つてい
る導線７０４を参照すれば、Ｒ１レジスタの出力は、多
重化装置を経由して、フエーズＯの間に径路２３４と２
３５に供給される。第３１図から、ＰＨＯ信号は、この
時は真値ではなく、それゆえに多重化装置の上方の入力
が付勢されている。フエーズ１の間にＰＨＯ信号は、第
３１図に示されるように真値になり、多重化装置７０１
の下側の入力が付勢され、Ｒ２レジスタの出力が、多重
化装置を経由して導線２３４と２３５に入力される。第
１４図に於て、多重化装置２０３−Ｍの端子１５は、フ
エーズ０の間にＲ１レジスタの内容をフエーズ２の間に
Ｒ２レジスタの内容を受けとる。

一サイクルの残りの２つのフエーズ、即ちバイト３と４
に対するフエーズに対しては、多重化装置２０３−Ｍの
出力はＯになることが要求される。このことは論理積ゲ
ート１４０２に入力されるＰＨｌ信号によつて遅成され
る。第３１図に於てフエーズ３と４の間、ＰＨｌ信号が
高レベルであることが示される。本信号は論理積ゲート
１４０２を導通し、径路１４０１に通して、多重化装置
に禁止電位を供給する。このことは多重化装置２０３−
Ｍが、バイト３とバイト４の期間、その出力から母線２
０３にＯを供給することをひき起す。ゲート１４０３は
、２値信号１５（１１１１）にのみ応答する。なぜなら
、その時にのみ、ＵＤ５が８の入力がすべて高レベルだ
からである。論理積ゲート１４０２に入力するＰＨｌ信
号は、１５が２進数で多重化装置の番号１５の入力を選
択するために供給された時のみ、多重化装置２０３−Ｍ
の出力に、禁止機構すなわちＯ発生機構として働く。多
重化装置の他の任意の入力が付勢されている場合は、２
進数で１５が径路１４０４には供給されず、したがつて
、論理積ゲート１４０２はマシンJャGーズの第３及び第
４フエーズの期間中にＰＨｌが高になつても導通しない
。したがつて、他のずべてのソース回路によつて多重化
装置の入力に供給された４つのバイト情報は、適当な入
力が付勢されている時に、多重化装置を通過して、その
出力母線２０３に供給される。第２図、第３図に於て、
要素２０４として示されているソース母線２は、第１５
図に於て、より詳細に描かれている。本ソース母線は、
呼び出し制御多重化装置１５０５とゲート１５０２と共
に、母線多重化装置２０４−Ｍを含む。第２及び第３図
に於て、多重化装置２０４−Ｍは、ＴＭ記憶２０６やゼ
ータレジスタ２１２と同じくＲ１とＲ２レジスタ２０９
からデータや情報を受け取ることができる。多重化装置
２０４−Ｍの出力は、ソース母線２を通してＡＭＵ２Ｏ
２に供給される。多重化装置１５０５は、多重化装置２
０４−Ｍを制御する呼び出し情報が径路１５０８と径路
１５０７のどちらから入力されるべきかを決定する。径
路１５０６上の情報は、多重化装置１５０５のどの入力
が活性化されるべきかを決定する。第２５図及び第２６
図を参照すれば、径路１５〔と、多重化装置のＢ入力は
、演算型命令で付勢され、そして、その時Ｓ２領域の内
容ＵＤ９−１１は、多重化装置１５０５から径路１５０
３を通じて多重化装置２０４−Ｍの呼び出し入力に、呼
び出し情報として、供給される。第２６図の移動型命令
では、人力Ａは付勢されて、ビツトＵＤ５−７は、多重
化装置１５０５を通して多重化装置２０４−Ｍに呼び出
し情報を供給する。径路１５０３は、第１１図になつて
おり、そこで多重化装置１１０５のＡ入力と接続してい
る。

このことは、本記憶がソース母線２の情報に対するソー
ス回路であるべき時は常に、多重化装置１５０５とそれ
にともなう回路がＴＭ記憶の呼び出し情報を制御するこ
とを許す。導線１５０４に関しては、フエーズ０の信号
の補元、即ち、それはバイト１と２と３の間に高レベル
の信号である。

この時の本信号の高レベルは、径路１５０３上の７と共
同してグート１５０２を導通させ、母線多重化装置を禁
止状態にし、フエーズ１，２，３の期間中、多重化装置
がその出力導線２０４を通じて、ＡＭＵに全零を供給す
るようにさせる。本特色は、Ｒ１及びＲ２レジスタがソ
ース回路である場合は常に第２５、２６図のマイクロ命
令上で用いられる。これらＲ１とＲ２レジスタからの導
線は、多重化装置２０４−Ｍの入力７に接続されている
。レジスタＲ２の内容のみが用いられ、レジスタＲ１の
内容は、レジスタ２０９が、ソース回路の場合は、常に
無視される。フエーズ０の期間に、レジスタＲ２の内容
は、径路１５０８上の２進数の７と、径路１５０３上の
高レベルによつて、この時、付勢される多重化装置の第
７入力に供給される。続いて、Ｒ２の内容は、母線２０
４上をＡＭＵに供給される。径路１５０４は、フエーズ
０の期間は、低レベルである。

本径路は、残りのフエーズに対しては、真値となり、２
進数の７が、いまだ径路１５０３上にあるので、ゲート
１５０２を導通させる。これは、径路１５０１を経由し
て、多重化装置２０４−Ｍを禁止状態にし、又、フエー
ズ１、２、３の期間に、多重化装置に、全零を発生させ
る。第２図の要素２０２であるところの、処理装置の演
算装置ＡＭＵは、第１６図に、更に詳しく描かれている
。ＡＭＵは、処理装置の演算的、かつ論理的な心臓部で
ある。処理装置の要素間を伝送される全てのデータと情
報は、ＡＭＵを通過しなければならない。ＡＭＵは、演
算型マイクロ命令において、各々、母線２０４と２０３
から情報を受けとるＡレジスタ１６０３と、Ｂレジスタ
１６０４を含む。ソース母線１（２０４）の内容は、多
重化装置１６１７を通つてＡレジスタに達する。ソース
母線２（２０３）の内容は、直接Ｂレジスタ１６０４に
達する。この、ソース母線からのＡとＢレジスタへの置
数は、タイミングダイヤグラム上に示される置数パルス
の間に、行われる。実際の置数は、パルスの、正から負
への変換点で行なわれる。移動型マイクロ命令の期間、
ソース母線１、あるいは、ソース母線２上の情報は、置
数パルスの立ち下りで、Ａレジスタに、置数される。

Ｂレジスタは、移動型マイクロ命令に於ては、用いられ
ない。ソース母線１上の情報は、多重化装置１６１７の
第０入力が付勢されている時、Ａレジスタに、置数され
る。ソース母線２上の情報は、第１入力が付勢されてい
る時、多重化装置を経由して、Ａレジスタに、置数され
る。選択導線１６２２の入力は、移動型命令が、実行さ
れていること（即ち、ＭＯＶＥ導線信号が、高レベルの
こと）と、ＵＤＯ９信号の論理積をとるゲート１６１６
によつて制御される。ＵＤＯ９信号は、第２６図の移動
命令のビツト９である。本信号がＯの場合は、ソース母
線１は、多重化装置を経由して、Ａレジスタに、接続さ
れる。本信号が１の場合は、ソース母線２は、多重化装
置の入力１によつて、Ａレジスタに接続される。ゲート
１６１６は、ソース母線２上の情報が、演算型マイクロ
命令の期間に、多重化装置によつて選択されることを防
ぐ。ソース母線１の入力は、このような場合は、多重化
装置１６１７の入力０によつて選択される。なぜなら、
演算命令の期間は、ＭＯＶＥ導線は、低レベルだからで
ある。ＡレジスタとＢレジスタは、各々、テキサス・イ
ンストウルメントのＳＮ７４２９８型集積回路を含む。

ＳＮ７４２９８型集積回路は、その回路の集積部分とし
て２対１の多重化装置１６１７をもつ、本機能は、Ｂレ
ジスタにては、用いられず、唯一の入力、即ち、ソース
母線２からの入力によつて、Ｂレジスタへの入力とし、
永久的に、選択される。ＡとＢレジスタの出力は、径路
１６３８と１６３９を通じて、共に、ＡＬＵｌ６Ｏｌと
、けた移動器５０１の入力に、供給される。

ＡＬＵの出力は、そのＦ端子から、多重化装置１６０９
のＢ入力に供給される。けた移動回路の出力は、径路１
６３７を通じて、多重化装置のＡ入力に供給される。Ａ
ＲＯＭからの径路１６３３上の信号の制御の下に、多重
化装置のＡあるいはＢ入力上の信号は、選択されて、多
重化装置１６０９を通つて、宛先母線２０５に至る。Ａ
ＬＵは又、移動命令に於て用いられる。これらの命令で
、ＡＬＵは、Ａレジスタの出力を受けとり、要求された
移動操作を行い、これらの操作の結果を多重化装置１６
０９を通して、宛先母線に、送る。ＡＬＵは、１個のＳ
Ｎ４ｌ８ｌ型の集積回路から成る。けた移動回路は、２
個の、ＳＮ７４ｌ５３型集積回路から成る。けた移動回
路５０１は、けた移動操作に、用いられる。

これらの操作に於て同時に、ＡとＢレジスタの出力を受
けとり、本受信情報の４ビツトを各バイトで、要求され
た位置の数、けた移動し、けた移動された４ビツトを、
多重化装置１６０９のＡ入力と、多重化装置を通過して
宛先母線２０５に供給する。要求されるけた移動の大き
さを決定する２ビツトは、ＳＣレジスタ２１８から、径
路２３９を通過して、けた移動回路に、受けとられる。
第３０図は、ＡＲＯＭｌ６Ｏ２によつて、呼び出し情報
の形式で受信される入力刺激に応答した、ＡＲＯＭｌ６
Ｏ２と、ＡＬＵｌ６Ｏｌとけた移動回路５０１の共同し
て行う種々の機能を、真理値表の形で示したものである
。

第３０図の最も左側の２つの例は、その情報が制御して
いる各操作に於て、ＡＲＯＭによつて受けとられた、呼
び出し情報を表わす。ＡＲＯＭ呼び出し情報の最上位ビ
ツトは、第１列に示されており、本ビツトは、径路１６
２１を通じて、導線ＡＲＴＨによつて受けとられる。本
ビツトが真０の場合は、演算型マイクロ命令が行われる
べきことを示す。これらの命令は、第３０図の第２列に
アドレス０から１５で表現されている。呼び出し情報の
４つの下位ビツトは、第２列に、示される。これらの４
つのビツトは、径路１６２０に、供給される。それらは
、第２５図に示される型のマイクロ命令の演算領域の内
容から成る。第３０図の第２列に関しては、０から５の
アドレスは、左から４列目に於て、性格づけられ、識別
されるような、論理型の命令や機能を決定する。

アドレス６から１２は、左から３列目に於て示される型
の算術的、あるいは、１ビツト左へけた移動する命令を
含む、アドレス１３と１４は、空白であつて、使用され
ない。アドレス１５は、制御された任意の大きさのけた
移動操作である。アドレス１６から３１は、各々、他と
同様で、移動型操作を含む。第３０図の右から第３列目
は、各、可変アドレスに対して活性化される多重化装置
１６０９の入力である。右から２列目は、各、呼び出し
で活性化される多重化装置１６０６の入力を示す。右端
の列は、可変アドレスの各々に対する前クロツク間隔の
期間に、スイツチされるフリツプフロツプ１６０７の状
態を示す。アドレス１６から３１に示される移動命令は
、すべて、他のものと同一であり、それゆえに、第３０
図に示ぎれる命令の詳細のみが、ＡＬＵｌ６Ｏｌを含む
、ＡＭＵの機能のみを描く、けた移動装置５０１によつ
て行われる、けた移動操作は、第３０図には示されない
、なぜなら、それらは、ＡＬＵを、含まないからである
。ＡＭＵの操作のより詳細を説明するために、ＡＭＵは
、第２５図の演算型命令の一階梯を実行していると仮定
しよう。

更に、置数サブフエーズは、すでに行われてしまつたと
仮定しよう。このことはＡとＢレジスタ１６０３と１６
０４がソース母線からデータを受けとつてしまつたとい
うことを意味する。これは、次のような場合である。即
ち、今、操作されるべきデータで、これらのレジスタか
ら来たものが、けた移動回路を通過して、多重化装置１
６０９の適当な入力に至り、そこから、多重化装置を、
通過して、宛先母線２０５に達するという場合である、
現在、行われるべき演算命令の性質は、Ａ．Ｂレジスタ
の内容が、ＡＬＵあるいは、けた移動回路を通過して、
多重化装置１６０９へ達するべきかどうかを決定する。
ＡＬＵは、第３０図に示される型の機能（左へ１けた移
動や、算術的、ある（・は、論理的演算）に於て用いら
れる。けた移動回路は、アドレス１２に対して示される
？外のすべてのけた移動型操作に於いて用いられる。典
型的な処理装置の操作を説明するために、アドレス７で
示される加算型の命令が、行われると仮定しよう。

この場合に於ては、第３０図に示されるように、ＡＲＯ
Ｍは、要求された出力信号を、径路１６２８と１６２９
を通して、ＡＬＵの上側の２つの入力に、ＡＬＵが、加
算操作を行う条件にすべく、供給する。この時、第３０
図の第７行のアドレスに対して示されるように、多重化
装置１６０９の入力Ｂは付勢され、多重化装置１６０６
と１６０９の入力Ｂが付勢され、フリツプフロツプ１６
０７は、りセツト状態に置かれる。これらの機能を成就
するために、ＡＲＯＭによつて、導線１６３３上に、多
重化装置１６０６のＢ入力を選択するために、高レベル
が与えられる。又、導線１６２９に、多重化装置１６０
６のＢ入力を選択するために高レベルが供給されるよ導
線１６３２は、高レベルを受けとる。導線１６３０は、
低レベルを受けとる。これらの信号は共同してフリツプ
フロツプ１６０７をりセツト状態に置く。回路操作は、
ＡＬＵと第１６図のその他残りの回路の加算操作を行う
ための条件を説明する。

多重化装置１６０９のＢ入力の付勢は、ＡＬＵのＦ出力
を効果的に選択する。第３０図に示すように、この時の
Ｆ出力は、Ａ入力とＢ入力の和である。本出力情報は、
多重化装置１６０９を通過して宛先母線２０５へ至る。
もし、入力ＡとＢの和が次のバイトへのけた上げを必要
とするなら、このけた上げ信号は、ＡＬＵによつて導線
１６３５を通して、多重化装置１６０６のＢ入力に供給
される。そこから、フリツプフロツプ１６０７のＤ入力
に至る。第３１図に示されるように、クロツク時劾に於
て、ＡＬＵによつて丁度処理されたバイトのけた上げの
有無は、フリツプフロツプにクロツク入力される。もし
、けた上げ条件がなければ、フリツプフロツプは、りセ
ツト状態のままである。もし、けた上げ条件信号がＤ入
力で、高の形で受けとられたなら、フリツプフロツプは
セツト状態になる。フリツプフロツプのけた上げあるい
はセツト状件は、ＡＬＵでその次に使用され、フリツプ
フロツプのＱ出力から導線１６３４を通じて、ＡＬＵｆ
）ＣＡＲＲＹＩＮ入力に供給される信号の形で受けとら
れる。宛先母線であるところの母線２０５に供給される
情報は、宛先母線に接続している宛先回路の一つに転送
される。

これらは、例えばＴＭ記憶、ＣＭ記憶、ＲＭ記憶、ＳＣ
レジスタ、Ｌレジスタ、ＳＡＲレジスタあるいはデータ
レジスタでありうる。４バイト語中の次に続くバイトは
、すでに第１バイトに対して説明したのと同様の方法で
ＡＭＵによつて加算され処理される。

もし、最後のパイトがけた上げを含んでいた場合は、こ
れは、フリツプフロツプ１６０７によつて示され、フリ
ツプフロツプ１６０７のけた上げ状態はフリツプフロツ
プ１６３６をセツト状態にする。これは、本状態を示す
信号をＡＭＵのＣＦ出力導線１６４１に供給する。フリ
ツプフロツプ１６３６は、ゲート１６１２の両入力が、
この時高レベルになつた時のみセツトされる。ここまで
の操作は、ＡＭＵがどのようにして加算操作を行うかを
説明したものである。

第３０図を参照すると、アドレス入力１５は、右けた移
動操作を指定する。本操作はＡＬＵを使用しない。ＡＲ
ＯＭによる本アドレスの受信は、１６０９、１６０６の
両多重化装置の入力Ａを選択し、又フリツプフロツプ１
６０７をセツトする。第４図と第５図に関連して、その
詳細をすでに説明したけた移動操作に関しては、けた移
動回路５０１が現在Ａ．Ｂレジスタの内容を受けとり、
ＳＣレジスタ２１８から径路２３９を通じて受けとられ
る信号によつて決定される。ビツト位置の数だけ、本情
報をけた移動し、４ビツトバイト表現のけた移動された
内容を径路１６３７を通じて、多重化装置１６０９のＡ
入力に供給する。けた移動されたバイトは、そこから、
多重化装置を通過して宛先母線２０５に供給される。宛
先母線の全零状態は、処理装置が行うある論理操作に対
して検出される。

このことは、多重化装置１６０６のＡ入力に入力される
ゲート１６１３の出力で、ゲート１６１４と１６１３に
よつて達成される。各バイト上に、全零が検出されてい
る限りは、フリツプフロツプ１６０７はセツト状態のま
まである。しかしながら、宛先母線上に零以外の条件が
発生すれば、りセツト状態に変わる。第２６図の移動型
マイクロ命令は、次に場合を除いてはすでに説明したも
のと同様な操作をハ恒に行なわせる。ＡＬＵが導線１６
２８と１６２９によつて、Ａレジスタの内容を受けとる
状態となり、それらはまつたく変更を加えずにＡＬＵの
Ｆ出力に送り出す場合である。多重化装置１６０６は、
そのＡ入力を付勢し、すでに説明したのと同様の方法で
、宛先母線の全零状態を検出するために、ゲート１６１
３の出力を受けとる。多重化装置１６０９は、ＡＭＵ（
７）Ｆ出力を受けとるために、そのＢ入力を活性化し、
本出力を宛先母線２０５上に乗せる。フリツプフロツプ
１６０７はあらかじめ、前クロツク期間にＡＲＯＭアド
レス１６から３１の移動型命令に対して、第３０図の右
側の列に示されるように、セツト状態に置かれている。
ＡＭＵに説明したような状態なら、各バイトはＡレジス
タ１６０３に置数され、それからＡＭＵと多重化装置１
６０９を経由して宛先母線に転送される。もし、任意の
フエーズで非零バイトに遭遇したら、フリツプフロツプ
１６０７は零にリセツ）トされ、この零はフリツプフロ
ツブに於て維持される。本機能は、本発明には関係ない
理由で便利なものである。第１７図は、ＭＡＤ（マイク
ロアドレス計数器）計数器２２０と、多重化装置２２１
と、レジスタ２１９とこれらの要素に伴う制御回路のよ
り詳細を示す。

計数器２２０は、１２ビツトの２進計数器で、１２ビツ
ト同時に入力され、１によつて増加し、あるいは清算さ
れて全零状態になりうる。清算入力は、ＲＳＭＡＣ＊信
号を受けとりｒ本信号の受信は計数器を清算する。本状
態は、典型的にはソフトウエア割り込みや、ハードウエ
ア誤り状態の検出に於て発生する。本信号は、任意の時
に受信されうるから非同期型である。計数器のロード入
力は、ＬＤＣＮＴ＊導線に接続している。クロツク入力
は、ＳＲＴＵＴ＊導線に接続している。置数とクロツク
入力は、同期型である。クロツク入力の負から正へ変化
点で置数人力が低だつたら、多重化装置２２１の出力は
、計数器２２０に並列に置数される。もし、クロツク入
力の負から正への変化点で置数人力が高なら計数器２２
０は単に１増加するだけである。計数器２２０は、３つ
のテキサス゜インストウルメントのＳＮ７４ｌ６ｌ型集
積回路を含む。多重化装置２２１は、３つのテキサス・
インストウルメントのＳＮ７４ｌ５７型集積回路を含む
。多重化装置２２１は、径路２４３を通し′（）１ｆＲ
，Ｓ計数器２１９の出力に接続しているＡ入力と、径路
２３０に接続しているＢ入力をもつ。

多重化装置２２１は、Ｂ入力情報を、ＳＵＢＯＰ制御信
号が高の場合、出力に供給する。Ａ入力情報は、ＳＵＢ
ＯＰ信号が低の場合、出力に供給される。Ｂ入力は、マ
イクロ記憶２２２の出力を径路２３０のＵＤｌｌを介し
て、導線ＵＤＯを通じて受けとる。本情報は、次のマイ
クロ命令のアドレスを表わす。レジスタ２１９の出力は
、多重化装置１７０２のＡ入力でかつ径路２４４を通じ
ての計数器から受けとるような、マイクロサブルーチン
の復帰アドレスを表現する。

それは、多重化装置１７０２がデータ母線から径路２１
０を通してそのＢ入力に於て受けとるところの、プログ
ラムオペコードの７ビツトを表現しうる。第２１図と第
２４図に示されるように、オペコードのこれら７ビツト
は、プログラム語の８ビツトから１４ビツトの場所にあ
り、処理装置は、第１図の記憶装置１０２から受けとる
。オペコード命令は、径路２１０を通して多重化装置１
７０２とレジスタ２１９と多重化装置２２１を通過して
、ＭＡＣ計数器２２０に供給される。

各オペコードは、一意的に、マイクロ記憶２２２の相異
なるマイクロプログラムルーチンを構成する語区画の始
まりの語を指定する。ＭＡＣ計数器によつて特殊なオペ
コードが受信されるとマイク口記憶２２２は、処理装置
に対して要求された語区画の始まりの語に、動き、オペ
コードによつて記述された語を実行する。本語を実行す
るに当つて要求された区画の語は、一つづつ連続的口伍
Ｃ計数器２２０に移動する。この時、多重化装置２２１
からはＭＡＣ計数器によつて呼び出し情報は要求されな
（なぜなら、クロツク入力が負から正へ変化する間、置
数人力が高の時はいつでも計数器は自動的に１段階増す
からである。それゆえに、マイクロ格納プログラムのす
ぐ次に呼び出される語におけるすべてのマイクロ格納呼
び出し機能に対して、ＭＡＣの計数器は本処置によつて
−度κ一段階増加する。次の系列ではなくて、かつ、異
るルーチンやサブルーチンの始まりである位置κ、マイ
クロ記憶２２２を飛び越させたい時までは、計数器２２
０によつては、呼び出し情報は必要とされない。次にマ
イクロ記憶からのサブルーチンの復帰アドレスを第１７
図の回路がどのようにして保持するかを説明する。

マイクロ記憶制御装置が、特殊なマイクロ語に対して要
求される機能の仕事を行つていると仮定しよう。又、更
ＶＣＭＡＣ計数器２２０はすでに説明されたように、一
計数増加してしまつたと仮定しよう。更に、マイクロ記
憶２２２の最後の読み出し語が、マイクロ記憶サブルー
チンへの飛び越しを要求していると仮定しよう。この時
、多重化装置１７０２ＶＣゆく制御導線ＩＮＳＲＥＱは
、そのＡ入力を付勢すべく、低κ駆動されている。Ａ入
力情報は、現在径路１７０６土の信号を経由して、ＭＲ
Ｓ計数器２１９にゲート入力される。本情報は径路２４
４上の呼び出し情報を含み、ＭＡＣ計数器が増加したと
ころの位置を示す。同時に、多重化装置２２１のＢ入力
は、制御導線ＳＵＢＯＰを高κ駆動することκよつて活
性化される。この時、入力Ｂは径路２３０を通じてマイ
クロ記憶２２２の出力を受けとる。この出力は、マイク
ロ記憶機構が飛び越すべき本サブルーチンのマイクロ記
憶のアドレス場所を決定する。本情報は、多重化装置２
２１κよつてマイク口記憶を次κ決定されたマイクロサ
ブルーチンのアドレス場所に飛び越させるＭＡＣ計数器
２２０κ供給される。多重化装置１７０２は、信号１Ｎ
ＳＲＥＱが低の時はいつでも多重化装置のＡ入力が付勢
され、ＭＡＣ計数器の出力からの径路２４４上の情報が
レジスタ２１９ＶＣロードされる。

というような操作を行う。この置数は、ゲート１７０４
への全人力が真の時行なわれる。このことはゲート１７
０３を経由して、ＭＲＳレジスタ２１９のロード入力を
真に駆動し、その時、ＭＡＣの出力はＭＲＳレジスタκ
置数される。すでに説明したように、本操作は、サブル
ーチンへ飛び越す要求が実行される前κ行なわれる。本
手法κよりレジスタ２１９は、サブルーチンの復帰アド
レスを格納する。サブルーチンの仕事は、マイクロ記憶
とＭＡＣ計数器が一度に一段階増加し、サブルーチンの
含む語を連続的に呼び出すことによつて行なわれる。

各サブルーチンの最後の語は１サブルーチン終り１命令
である。本命令はＭＲＳ計数器２１９に格納されて（゛
るアドレス情報を多重化装置２２１を通過してＭＡＣ計
数器κ送り、決められたアドレスに復帰することを行な
わせる。次に説明するのは記憶装置１０２から受けとら
れたオペコードの７ビツトをどのようにしてレジスタ２
１９ＶＣ受けとり格納するかである。

ＩＮＳＲＥＱ信号は、記憶装置１０２からの記憶命令を
処理装置が受けとつて（゛ることを示すためκ高レベル
である。記憶装置はその機能が完了した時、記憶完了信
号を発生し、この時１ＭＣ０ＭＰ信号は真となる。この
ことはゲート１７０５と１７０３にＮＲＳレジスタへの
置数信号である真値信号を発生することを行なわせる。
このことはレジスタκ多重化装置１７０２のＢ入力上の
現在の情報を置数することを行なわせる。レジスタ２１
９のオペコード情報は、そこから多重化装置２２１を経
由して、その次にマイクロ記憶２２２ｖｃ要求されたア
ドレスを置数するＭＡＣ耐数器κ送られる。ＭＲＳ計数
器によつて受けとられたオペコード情報は、ＭＡＣ計数
器２２０は１２ビツト計数器であるが、７ビツトのみか
ら成る。

オペコードの受信された７ビツトは、レジスタ２１９の
１から７ビツト位置κ置かれる。計数器２２０によつて
ノ要求される残りのビツトは、次の方法で多重化装置１
７０２のＢ入力に結線入力される。

ビツト０は永久的ＶｃＯとして結線される。ビツト８と
９は永久的ＶＣｌとして結線される。ビツト１０と１１
はＯとして結線される。本結線は、受けとられたォペコ
ードの各々がＭＡＣ計数器とマイクロ記憶２２２をプロ
グラム語の要求された区画の始めの語に駆動するように
、マイクロ記憶装置への出発表κ、オペコードを一意的
に割り当てる。ＭＲＳ計数器は３つのテキサス・インス
トウルメント製集積回路ＳＮ７４２９８を含む。

これらの集積回路は、蓄積型多重化装置で入力多重化装
置１７０２と、ＭＲＳ計数器２１９の両方を含む。ここ
で、次のことに言及しなければならない。即ち、第２図
の回路は第１７図の回路とは第２図の径路２１０上の情
報がＭＡＣ計数器２２０に供給される方式に関してわず
かに異る。第２図に於ては、簡単さと理解の容易さのた
め、径路２１０は直接に多重化装置２２１の入力κ接続
しているように描かれて（・る。しかし、第１７図に於
ては径路２１０は、直接には多重化装置２２１の入力に
接続していない。その代りκ、多重化装置１７０２のＢ
入力κ接続し、次にＭＲＳレジスタ２１９の入力に接続
している。その次に、径路２１０上の情報は、レジスタ
２１９の出力から多重化装置２２１のＡ入力にそして、
ＭＡＣ計数器２２０ＶＣ供給される。要約すれば、第１
７図は径路２１０がＭＡＣ計数器２２０に呼び出し可能
であるように見なした回路の詳細を描き、第２図は簡単
化されたものである。第１８図は、第２図のマイクロ記
憶２２２を構成する回路と装置をより詳細に描く。

示されるようκ、マイクロ記憶装置はマイクロ記憶ＲＯ
ＭＳｌ８Ｏ［とマイクロラツチ１８０２とマイクロ記憶
タイマ１８０３を含む。マイクロ記憶ＲＯＭＳｌ８Ｏｌ
は実際は、６個のシグネテイツク製２５８０集積回路を
パリテイビツトを除外した２３ビットの２０４８記憶を
形成するためκ、組み変え、配線したものである。ＲＯ
ＭＳに対する呼び出し情報は、径路２４４を通してＭＡ
Ｃ計数器２２０から受けとられる。読み出し信号は径路
１８０４を通じてマイクロ記憶タイマ１８０３から受け
とられる。操作の進行は次の通りである。

マイクロ命令の開始κ当つてタイミング発生器は、ＲＯ
ＭＳｌ８Ｏｌの呼び出し開始をマイクロ記憶タイマ１８
０３κひき起こさせるＳＲＴＵＴ＊信号を発生する。径
路２４４上のアドレス情報の制御でＲＯＭＳが読み出さ
れ、呼び出された語の内容は径路１８０６上κ供給され
、マイクロラツチ１８０２に転送される。このことはマ
イクロ記憶タイマ１８０３κよつて発生され、径路１８
０５を通じてマイクロラツチに転送されたロード信号の
制御下で行われる。時計はＲＯＭの読み出しと、マイク
ロラツチ１８０２ＶＣ読み出された内容の転送が完了し
た時、径路１８０７を通してＵＣＹＣＣＰ信号を返送す
る。ラッチの出力はマイクロ記憶２２２の語読み出しに
ともなう機能の仕事を行なうために、第２図、第３図の
機構によつて要求される制御信号を発生する復号論理回
路２２６ＶＣ径路２３０を通して供給される。ラツチ１
８０２は６個のテキサス・インストムルメント製集積回
路ＳＮ７４２９８を含む。

マイクロ記憶タイマ１８０３は、時計として組み直され
たテキサス・インストウルメント製集回路７４１６１を
含む。それは更にフリツプフロツプとして組み直された
テキサス・インストウルメント製ＳＮ７４７４と、ゲー
トとして組み直されたテキサス・インストウルメント製
集積回路７４０８を含む。第１９図は、第２図の復号論
理回路２２６の一部分である宛先復号器のより詳細を描
いたものである。

宛先復号器は、ＡＭＵ２Ｏ２によつて目的地母線２０５
に供給された情報がどこに格納されるべきかを決定する
。宛先復号器は、マイクロ記憶２２２の出力から成るＵ
Ｏ一導線の４つに接続している。復号器は、４−から１
６一型まであり、それは宛先母線上の情報を受けると宛
先回路を決定するためκ、第２５，２６図で示されるよ
うなマイクロ命令の宛先領域の４ビツトを復号する。ゲ
ートＥＲＭは復号器の０，１，２の場所の出力を受けと
り、ＲＭ信号を発生する。ＲＭ信号はＲＭ記憶２０８が
宛先母線からの情報を受けとるべきことを示す。復号器
の場所７と８の出力はゲートＥＳＡＲを通過して、ＥＷ
ＳＡＲ信号を発生する。本信号は第３２図に示されるよ
うに、ＳＡＲレジスタに、そして次にアドレス母線１１
１に転送されるべき宛先母線２０５上の情報をひき起す
ＳＡＲレジスタ２１５κ達する。ゲートＷＬＩは、復号
器の第４出力とフエーズＯのクロツク信号（ＣＰＨＳＯ
＊）の終りとを結合して、Ｌレジスタ２１６へ置数する
ことを要求されるクロツク情報を発生する。ＷＬｌゲー
トの上側の入力は、宛先復号回路の出力４ＶＣ接続され
る。第２０図は、これも又第２図の復号論理回路２２６
の一部分である制御領域復号器を更に詳細κ示したもの
である。

制御領域復号器は、マイク口記憶２２２の出力０から４
にＵＤ一導線を介して接続されて（・て、これは復号器
の右側κ示される出力信号を発生するために、本情報を
復号する。これらの出力端子はＯから１５と名づけられ
て（゛る。復号器は、左側κ入力された２値入力信号の
各々の結合された結果、一意的な出力端子上の信号を発
生するような、１から１６までの型からなる。復号器の
Ｇ２入力は、復号器出力に、１６信号の１つとして、受
けとつた２進情報を供給する時間を制御するストローブ
型入力である。第３２図は表形氏で、処理装置の種々の
回路によつて受けとられた制御信号κ対するソース回路
を示す。

例えば、本図の左上端κは、ＡＭＵ２Ｏ２がマイクロ記
憶ＭＳ２２２からの２つの信号と、タイミング発生器Ｔ
Ｇ２４６からの６つの信号を受けとることが示されて（
・る。ＲＭ記憶は、復号論理回路ＤＬ２２６とマイクロ
記憶とタイミング発生器からの信号を受けとるように示
されている。ＳＣ及びＴＰＡレジスタは、復号論理回路
とタイミング発生器とＡＭＵとから制御信号を受けとる
ように示されて（゛る。第３２図の残りの部分は、明白
であると思われるので説明を省略する。第３４図及び第
３５図は、第１７図及び第１８図の回路κよつて受けと
られる種々の制御信号の間の時間的関係を描いている。
信号３４０１と３４０２は、第３１図κ関連した信号と
同じように、３４上の信号の残り部分を時間的に合わせ
る。信号３４０１は、第３１図のフエーズ０信号と同じ
で、ＰＲＥＣＬＫ信号３４０２は第３１図のＰＲＥＣＬ
Ｋ信号と同じである。信号３４０３は、径路１８０５上
の電位を示す。

本導線上の高レベルはマイクロ記憶ＲＯＭＳｌ８Ｏｌの
出力で、マイクロラツチ１８０２を置数する。ＳＴＲＵ
Ｔ信号３４０４は、ＬＤＣＮＴ＊とＲＳＭＡＣ＊導線が
高なる時、負から正κ変化し、ＭＡＣ計数器２２０を１
位置増加させる。既に説明したようκ、これはマイクロ
記憶ＲＯＭＳｌ８Ｏｌの次の語を呼び出す。導線１８０
５上の信号３４０３の次の発生は、新たκ呼び出された
マイクロ記憶ＲＯＭの語で、マイクロラツチ１８０２を
置数する。信号３４０５と３４０６は、ＭＡＣ計数器２
２０が進むべきマイクロプログラムの次のアドレスをラ
ツチ１８０２の出力がその中で決定する分岐条件κ、マ
イクロプログラムが遭遇するシステムの条件に関係して
（〜る。

本情報は、多重化装置２２１のＢ入力を経由してＭＡＣ
計数器２２０κ帰還している。それゆえに、多重化装置
のＳＵＢＯＰ制御導線がこの時高レベルκなる必要はな
（・ｏ信号３４０５κ関係して、信号が初めて負になつ
たことで、ＭＡＣ計数器２２０が１段階進む。３４０５
信号が２度目に負κなつたこと（本信号の立ち下りのす
そ）で、現在の径路２３０上のアドレス情報をＭＡＣ計
数器に置数する。

なぜなら導線ＬＤＣＮＴ＊はこの時低だからである。次
ハ伍Ｃ計数器は、本信号でセツトされたマイクロプログ
ラム語を呼び出す。信号３４０７は、サブルーチン呼び
を行うためκ要求される付加的制御信号を描く、信号３
４０５と３４０６はすでκ示したものと同じ機能を行う
。

しかし、サブルーチン呼びκ於て、ＭＡＣ計数器が増大
してきたところの位置を示すアドレス情報を保持する必
要がある。このことは、径路２４４上のアドレス情報を
ＭＲＳ計数器２１９に置数する３４０７信号によつて行
われる。本情報は、多重化装置１７０２のＡ入力を経由
して、ＭＲＳレジスタ２１９に供給される。信号３４０
８は、サブルーチン呼びの終了κ於て、制御信号を発生
する。

本信号は導線１７０６に供給され、これはＭＡＣ計数器
ＶＣＭＲＳレジスタ２１９の現在の内容を置数する。こ
のことは、多重化装置２２１に供給されたＳＵＢＯＰ制
御信号の制御の下で行われる。本信号は、多重化装置の
Ａ入力を活性化するために低であり、それゆえκ、ＭＲ
Ｓレジスタの内容をＭＡＣ計数器に転送することを許す
。第３５図は記憶装置１０２からＭＡＣ計数器２２０に
プログラム語を転送することを制御するシステム制御信
号を描く。

信号３５０１は、第３１図κ示されるフエーズ３の終了
を示す。ＣＴＬＰＬＳ＊信号は、第３１図と同一であり
、フエーズ３信号の終了直後κ発生する。ＩＮＳＲＥＱ
信号３５０３が高κなると、多重化装置１７０２のＢ入
力を付勢し、径路２１０に供給されたプログラム命令が
多重化装置１７０２を経由して、ＭＲＳレジスタ２１９
に、転送されうるようにする。この転送は、信号３５０
３上の矢印によつて示される時刻κおこる。ＩＮＣＯＭ
Ｐ信号３５０４とＩＭＳＲＥＱ信号３５０３は、論理積
ゲート１７０５を導通させ、多重化装置１７０２のＢ入
力を経由しで径路２１０上のプログラム語情報をＭＲＳ
レジスタに置数することを許す。ＳＵＢＯＰ信号３５０
５は、本操作の全期間κわたつて低である。

このことは、多重化装置２２１の入力Ａを付勢させてお
く。３５０６と３５０７の両信号が、低くなり、３５０
６信号の立ち下りのすそが現れた後に続（゛てＭＡＣ計
数器２２０はＭＲＳレジスタ２１９の内容と置数される
。

信号３５０８は、３５０６と３５０７信号にお（゛て呼
び出されたプログラム語が、ＲＯＭＳｌ８Ｏｌの読み出
してその読み出された情報がマイクロラツチ１８０２に
転送されうる時刻を示す。マイク口記憶ＲＯＭＳｌ８Ｏ
ｌは、径路１８０４上の読み出し信号の受信の後、読み
出し操作を行うための有限の時間を要求する。それゆえ
、置数信号３５０８は、本信号に適応して、径路２４４
上の制御信号によつて記述されるマイクロ記憶１８０１
の場所の内容をマイクロラツチ１８０２に置数するため
、約７００＋１秒遅れる。以上、本発明を要約すると次
のようである。

（１）複数のバイトからなる語が受けとられ、バイト毎
の形式で、第１記憶の異るバイトアドレス位置に書き込
まれる処理装置に於て、該第１記憶の、該語の第２記憶
κ含まれる要求されたビツト位置の数のけた移動のため
の方法と、該第１及び第２記憶の出力に接続したけた移
動回路と、該語のけた移動されるべきビツト位置の数を
決定する、けた移動情報を受けとるための手段と、該受
信けた移動情報κよつて決定される順で、該第２記憶の
決定されたバイトの異るバイトアドレス位置κ該語をバ
イト毎κ、書き込むための手段と、該両記憶に、該語の
バイトを同時に、連続的に、読み出すためＱ効果的手段
と、該第１及び第２記憶から同時に読み出した各バイト
から成るデータビツトを、設けた移動回路へ供給するた
めの手段と、該決定された、ビツト位置の数、けた移動
された該受信語を表現する新しい複数バイト語を形成す
るために、該記憶から、同時に受けとつた該データビツ
トに応答し、設けた移動情報によつて制御される該けた
移動回路を含む手段を特徴とする。（２）前記第１）項
の処理装置に於て、その内容を形成するための手段、即
ち、該けた移動情報によつて制御さ７した、該順番で、
記憶装置に、制御されたバイト順で、各該新語を書き込
むための手段を特徴とする。

（３）前記第（２）項の該第２記憶に対するバイトアド
レス制御回路を含む該第２記憶に、書き込むための手段
に於て、バイト毎に、該第１記憶に、該語を読み出すた
めの手段と、決定されたバイト順で、該第２記憶の異る
アドレス位置に、該第１記憶から、読み出した各バイト
を書くための該けた移動情報と、該バイトアトνス回路
によつて制御される手段を特徴とする。

（４） ｎビツトの整数バイトからなるデータ語の各各
を受けとり、バイト毎を基本にして第１記憶の異るバイ
トアドレス位置に、転送する処理装゛置に於て、該第１
及び第２記憶の出力に接続されるけた移動回路と、第２
記臆と、決定されたビツト位置の数を含む該第１記憶の
該語をけた移動するための手段と、レジスタと、該第１
記憶に｝いて、けた移動されるべきビツト位置の数を決
定するけた移動情報を、該レジスタに供給するための手
段と、該レジスタの該けた移動情報によつて決定される
順番で、決定されるバイト順に、該第２記憶の異る場所
へバイト毎に、該語を書くための手段と、連続的にバイ
ト毎に、該記憶の両方にづける該語のバイトを同時に読
むための効果的な手段と、該第１と第２の記憶から同時
に、読み出された各バイトのデータビツトを該けた移動
回路に供給するための手段と、該レジスタの該けた移動
情報によつて制御される該選択されたビツトをもつ受け
とられたビツトの選択された１つから、新しいｎビツト
のバイトを形成するための該記憶からのデータビツトの
各受信に応答する該けた移動回路を含む手段と、該けた
移動情報によつて制御された該系列で、バイト毎を基本
に第２記憶の決定された系列の該新しく形成されたバイ
トを書くための手段を特徴とする。

（５）前記第（４）項の、該第２記憶に対するバイトア
ドレス制御回路を含む該第２記憶に、書き込むための該
手段を含む処理装置に於て、該バイトアドレス制御回路
に、該けた移動情報を含む情報ビツトを供給するための
手段と、バイト毎に、該第１記憶の該語を読み出すため
の手段と、決定されたバイト順で、該第２記憶の異る位
置に、該第１記憶から読み出した各バイトを書き込むた
めのけた移動情報と、該バイトアドレス回路によつて制
御される手段を特徴とする。

６）前記第（５）項の上位ビツト及び下位ビツトからな
る該けた移動情報を含み、第１及び第２レジスタからな
る該レジスタを含む処理装置で、更に、該けた移動情報
の土柱ビツトの補数を該第１レジスタに供給するための
手段と、該けた移動隋報の下位ビツトを、該第２レジス
タに、供給するための手段と、該第２記憶の異る位置に
、該語のバイトが書き込まれる順番を制御するための第
２記憶の該アドレス制御回路に、該第１レジスタの出力
を接続するための手段と、該けた移動回路によつて該ビ
ツトの該選択を制御するための該けた移動回路に、該第
２レジスタを接続する手段を含むことを特徴とする。

″）前記第（６）項の該けた移動回路が、該記憶の異る
ビツト順に該記憶の各出力を一意的にする該第２記憶の
ｎ−１出力と、該第１記憶のｎ出力と、各新しく形成さ
れたバイトの異つたビツト順に対して各々一意的である
複数の多重化装置と、該多重化装置の各々の複数の入力
と出力と、該多重化装置の出力に、一度に、ただ一つの
多重化装置の入力を選択的に接続するための、該多重化
装置の各々の制御入力とを含む処理装置において、該多
重化装置の異る入力に、該第１及び第２記憶の各出力を
接続するための手段と、該記憶の両方から同時に、受け
とられた該ビツトから新しいバイトを形成するために、
該多重化装置の選択された入力を活性化するために、該
第２レジスタに、該多重化装置の各制御入力を接続する
ための手段と、該けた移動された語の該新しく形成され
たバイトが書き込まれる該記憶に、該多重化装置の該出
力から至る出力径路を含むことを特徴とする。

（８） ｎビツトの整数バイトを含む多ビツトデータ語
の各々がバイト毎に、受けとられ、処理される処理装置
に於て、各々が一つのｎビツトバイトの格納容量を各位
置がもつ、複数のバイトアドレス位置をもつ、該第１及
び第２記憶を含む、ビツト位置の決定された数の該受信
語をけた移動するための手段と、該第１及び第２記憶の
出力に接続しているけた移動回路と、該第１記憶の異る
位置に、バイト毎に、受信された語のバイトを転送する
ための手段と、レジスタと該第１記憶のけた移動される
べき該語のビツト位置の数を決定するけた移動情報を該
レジスタに、供給するための手段と、該第１記憶の該語
の該バイトを読み出すためとレジスタの該けた移動情報
によつて決定される該順番で、特徴づけられるバイト順
で、該第２記憶に、該バイトを書き込むための、該レジ
スタによつて制御される手段と、連続的にバイト毎に、
該記憶の両方から同時に、該語のバイトを読み出すため
の効果的な方法と、該現在の読み出しに応答して、該第
２の記憶から、同時に読み出された各ｎ−１ビツトと第
１の記憶から同時に読み出された各バイトのｎビツトを
、該けた移動回路へ供給するための手段と、該記憶の両
方からの各ビツトの同時の受信に応答する、該レジスタ
の該けた移動情報によつて、制御される該ビツトの該選
択で、受信されたビツトの選択された１つからｎビツト
の新しいバイトを形成するための手段と、該けた移動情
報に制御される該与ビツト位置数けた移動された該情報
に一致する複数の新バイト語を形成するために、バイト
毎の該第２記憶の与えられた系列で、該新しく形成され
たバイトを書くための手段を含むことを特徴とする。

（９）前記第（８）項の該第２記憶に対するバイトアド
レス制御回路を、該第２記憶に、書き込むための手段を
含む処理装置に於て、該バイトアドレス制御回路に、該
けた移動情報を含む情報ビットを供給するための手段と
、バイト毎に、該第１記憶の該語を、読み出すための手
段と、該バイトアドレス回路と、該けた移動情報によつ
て制御される、特徴づけられたバイト順で、該第２記憶
の異るアドレス位置に、該第１記憶から読み出した各バ
イトを書き込むための手段を含むことを特徴とする。

０）前記第（９）項の、上位ビツトと下位ビツトから成
るけた移動情報を含み、又、その中に、第１及び第２レ
ジスタからなる該レジスタを含む処理装置で、更に、該
けた移動情報の上位ビツトの補数を該第１レジスタに供
給するための手段と、該けた移動情報の下位ビツトを該
第２レジスタに供給するための手段と、該語のバイトが
、該第２記憶の異る位置に書き込む順番を制御するため
の該第２記憶の該バイトアドレス制御回路に、該第１レ
ジスタの出力を接続するための手段と、該けた移動回路
によつて該ビツトの該選択を制御するための該けた移動
回路に、該第２レジスタを接続するための手段を含むこ
とを特徴とする。

Ｄ前記第（代）項の、第２記憶に書き込むための発明が
更に、決定されたバイトアドレスに、該アドレス回路を
セツトするための該けた移動情報の下位ビツトの補数の
受信に応答する第２記憶のための該バイトアドレス制御
回路を含む手段と、該アドレス回路をｌバイト位置増す
ための、第２記憶に、該語の各バイトの書き込むことに
応答する手段を含むことを特徴とする。

沸 前記第００項の処理装置でその中のけた移動回路が
、該記憶の異るビツト順に対して一意的である記憶の各
出力をもつ該第２記憶のｎ−１出力と、該第１記憶のｎ
出力と各新しく形成されたバイトの異る順の各々に対し
て一意的である複数の多重化装置と、各該多重化装置の
複数の出力と入力と、該多重化装置の出力を、一度に唯
一の多重化装置の入力に、選択して接続するための、各
多重化装置の人力制御とを含むもので、該多重化装置の
異る入力に第１及び第２の記憶の各出力を接続するため
の手段と、該記憶の両方から同時に受信したビツトから
、新しいバイトを形成するために該多重化装置の選択さ
れた入力を活性化するために、該第２レジスタに、該多
重化装置の各々の制御入力を接続する手段と、該第２記
憶に該多重化装置の出力から至る出力径路を含むことを
特徴とする。

（３）連続的にバイト毎に、受信され、処理された複数
バイトを、その中に於て語が含むところの処理装置の決
定された数のビツト位置だけ、複数のビツトデータ語を
けた移動する方法に於て、次の各段階を含むことを特徴
とする。

ｌ）バイト毎を基本に、第１記憶の異るバイトアドレス
位置に、該受信語のバイトを書き込む。２）該語が、け
た移動されるべきビツト位置の数を決定するけた移動情
報を受信し、貯える段階。

３）該受信けた移動情報によつて決定される該順番の決
定されるバイト順で、第２記憶の異るバイトアドレス位
置に、該語を、バイト毎に書き込む段階。

４）該記憶の両方から、連続的にバイト毎に、該語のバ
イトを同時に読み出す段階。

５）該第１及び第２記憶から同時に読み出されたバイト
からなるデータビツトを、けた移動回路へ供給する段階
。

６）該決定されたビツト位置の数、けた移動された該語
を表わす新しい複数バイト語を形成するために、該記憶
から同時に受けとつたデータビツトの受信に応答する、
該けた移動情報で、該けた移動回路を制御する段階。

（有）前記第（自）項の方法で、該けた移動情報によつ
て制御される該系列をもつ記憶手段に、制御された系列
の新しく形成された語の各バイトを書く段階を含む新し
い複数バイト語を形成するための該段階を特徴とする。

（至）前記第（自）項の第２記憶に書き込む段階で、次
の各段階を含むことを特徴とする。

即ちｌ）バイト毎に、該第１記憶の該語を読み出す段階
。２）決定されたバイト順で、該第２記憶の異るアドレ
ス位置に、該第１記憶から読み出した各バイトを書き込
むために、該けた移動情報で、該第２記憶のバイトアド
レス回路を制御する段階。

（自）各々ｎビツトの整数バイトを含むデータ語が、そ
の中で、バイト毎に受信され処理される処理装置内で決
定されたピット位置の数だけ、複数ビツトデータ語をけ
た移動する手段で、次のような段階を含むことを特徴と
する。

即ちｌ）バイト毎を基本に、第１記憶の異るバイトアド
レス位置に、該語のバイトを書き込む段階。２）該第１
記憶の、けた移動されるべき該語を、決定されたビツト
位置の数けた移動する情報を受信し、貯える段階。

３）該貯えられたけた移動情報によつて決定された順番
で、決定されたバイト順で、該第１記憶の異る位置に、
該語をバイト毎に書き込む段階。

４）該記憶の両方の該語のバイトを、連続的にバイト毎
に同時に読み出す段階。

５）該第１及び第２記憶から、同時に読み出した各バイ
トからなるデータビツトをけた移動回路に供給する段偕
、６）該蓄積けた移動情報によつて制御される該ビツト
の該選択で、そり時、受信されたビツトの選択された１
つから、新しいｎビツトバイトを形成するために、該記
憶の両方からのビツトの同時の受信で、けた移動回路を
制御する段階。

７）該蓄積けた移動情報によつて制御される該系列で、
バイト毎を基本に、該第２記憶に、決定された系列で新
しく形成された該バイトを書き込む段階。

ｎ前記第（自）項の、該第２記憶に書き込む方法に於て
、次の各段階を含むことを特徴とする。ｌ）該第１記憶
の該語をバイト毎に読み出す段階。２）該第２記憶のバ
イトアドレス制御回路に、該けた移動情報からなるデー
タビツトを供給する段階。

３）決定されたバイト順で、該第２記憶の異るアドレス
位置に、該第１記憶から読み出した各バイトを書き込む
ために、該けた移動情報で、該第２記憶のバイトアドレ
ス回路を制御する段階。

ｅ前記（５）項の上位ビツトと下位ビツトからなる該け
た移動情報を含み、該けた移動情報を蓄積する段階の方
法に於て次の各段階を含むことを特徴とする。

即ちｌ）該けた移動情報の上位ビツトの補数を、第１レ
ジスタに供給する段階。２）該けた移動情報の下位ビツ
トを、第２レジスタに供給する段階。

３）該第２記憶の異る位置へ、書き込まれる該語のバイ
トの順番を制御するために、該第２記憶の該バイトアド
レス制御回路に、該第１レジスタの出力を供給する段階
。

４）該けた移動回路によつて該ビツトの該選択を制御す
るために該けた移動回路に、該第２レジスタの出力を供
給する段階。

９） ｎビツトバイトの整数倍からなる多ビツトデータ
語をその中でバイト毎に受信し処理する処理装置で、決
められた数のビツト位置、複数のデータ語をけた移動す
る方法で、次の各段階を含むことを特徴とする。

即ちｌ） ｎビツトバイト１個分の格納容量をもつ各位
置を供う複数のバイトアドレス位置を持つ該第１記憶で
バイト毎に、第１記憶の異る位置に、該受信語のバイト
を転送する段階。２）該第１記憶のけた移動されるべき
該語に対する決められたビツト位置の数のけた移動情報
を、レジスタに供給する段階。

３） ｎビツトバツト１個分の格納容量を各各持つ複数
のバイトアドレス位置をもつ該第２ ！記憶と、該レジ
スタ内のけた移動情報によつて決定される該順番とを持
つ決められたバイト順で、該第１記憶から該語を読み出
し、該読み出した語を第２記憶に書き込む段階。

４）該両記憶から連続的にバイト毎に同時に、該語のバ
イ １トを読み出す段階。

５）該第２記憶から同時に読み出した各バイトのｎ−１
ビツトと、該第１記憶から同時に読み出した各バイトの
ｎビツトをけた移動回路に供給する段階。

６）該蓄積されたけた移動情報によつて制御された該ビ
ツトの該選択で、受信されたビツトの選択された一つか
ら、新しいｎビツトを形成するために、該記憶の両方か
ら同時にビツトを受信するに当つて該けた移動回路を制
御する段階。

７）該決められた数のビツト位置、けた移動された該受
信二語に一致する新しい複数のバイト語を形成するため
に、該けた移動情報の制御の下で、バイト毎に、該第２
記憶のアドレス位置の決められた系列に、該新しく形成
された各バイトを書く段階。

（至）前記（１９項の方法で、該第２記憶に書き込む段
階に於て、次の各段階を含むことを特徴とする。

即ち、ｌ）該第１記憶の該語をバイト毎に読み出す段階
。２）該第２記憶のバイトアドレス制御回路に、該けた
移動情報を含むデータビツトを供給する段階。

３）決められたバイト順で、該第２記憶の異るアドレス
位置に、該第１記憶から読み出した各バイトを書き込む
ために、該けた移動情報で該第２記憶のバイトアドレス
回路を制御する段階。

（社）前記細項の該けた移動情報力（上位ビツトと下位
ビツトから成り、けた移動情報を貯える段階をもつ方法
に含て、次の各段階を含むことを特徴とする。

即ち１）該けた移動情報の上位ビツトの補数を第１レジ
ストに供給する段階。２）該けた移動情報の下位ビツト
を第２レジスタに供給する段階。

３）該第２記憶の異る位置に、該語のバイトが書き込ま
れる順番と制御するために、該第２記憶の該バイトアド
レス制御回路に、該第１レジスタの出力を供給する段階
。

４）該けた移動回路によつて該ビツトの該選択を制御す
るために設けた移動回路に、該第２レジスタの出力を供
給する段階。

（２湯 前記第（有）項の該第２記憶に書き込む段階を
含む方法に於て、次の各段階を含むことを特徴とする。

即ち１）該回路を決められたバイトアドレスに置くため
に、該けた移動情報の下位ビツトの補数を第２記憶に対
する該バイトアドレス制御回路に供給する段階。２）該
第２記憶に、該語の各バイトを書き込むについて、該回
路をｌバイトアドレス増加する段階。

【図面の簡単な説明】

第１図は、本発明を実施するデータ処理装置を含む、電
話システムを示す図、第２図と、第３図は、第１図のデ
ータ処理装置を示す図、第４図と第５図は、簡略化され
た形で、シフトと循環操作を行う処理装置のハードウエ
ア構成と接続関係を示す図、第６図は、第３図のＳＡＲ
レジスタ２１５の詳細図、第７図は、第３図のＲ１とＲ
２で示されるレジスタ２０９の詳細図、第８図は、第３
図のＬレジスタ２１６の詳細図、第９図は、第３図のＣ
Ｍ記憶２０７の詳細図、第１０図は、第３図のＲＭ記憶
２０８の詳細図、第１１図は、第２図のＴＭ記憶２０６
の詳細図、第１２図は、第３図のデータレジスタ２１２
の詳細図、第１３図は、第２図のＳＣレジスタ２１８と
ＴＰＡレジスタ２１７の詳細図、第１４図は、第２図及
び第３図の母線１の詳細図、第１５図は、第２図及び第
３図の母線２の詳細図、第１６図は、第２図の演算装置
ＡＭＵ２Ｏ２の詳細図、第１７図は、第２図のＭＡＣレ
ジスタ２１９と、ＭＲＳレジスタ２２０の詳組図、第１
８図は、第２図のマイクロ記憶２２２の詳細図、第１９
図は、第２図の復号論理回路２２６の宛先復号部の詳細
図、第２０図は、第２図の復号論理回路２２２のより詳
細な部分を示す図、第２１図から第２４図は、本処理装
置によつて演算されるであろう典型的な高級プログラム
命令を示す図、第２５図と第２６図は、典型的なマイク
ロ格納命令を示す図、第２７図、第２８図訃よび２９図
は、本処理装置によつて行われるであろう典型的なけた
移動と循環操作の様々な状態に於けるＲＭ記憶とＴＭ記
憶の内容を示す図、第３０図は、第１６図の読み出し専
用メモリ１６０２に対する直理値表を示す図、第３１図
は、本処理装置に於て用いられる制御パルス各々の間の
時間的な関係を示すタイミングダイヤグラム、第３２図
は、本処理装置に於て用いられる様々な制御指令と制御
信号の為のソース回路を、表形式で示した図、第３３図
は第２図と第３図の配置を示す図、第３４図｝よび第３
５図は、本処理装置のマイクロ記憶装置２１９，２２０
２２１，２２２に入力される様々な制御信号の間の時間
的な関係を描いたタイミングダイアグラムでぁる。

Claims (1)

【特許請求の範囲】
1. １ 複数の多ビットバイトからなるデータ語のビットを
   ビット位置数Ｎだけ循環的にけた移動させるデータ処理
   装置において；Ｍがバイト中のビット数そしてｂがＭよ
   り小さいとしたとき、ＮがａＭ＋ｂとして表現されるも
   のであるとすると該データ処理装置は、個々にアドレス
   可能な複数のバイト位置を有し、その個々のバイト位置
   にバイト毎に該データ語のバイトを受信する第１の記憶
   装置、個々にアドレス可能な複数のバイト位置を有する
   第２の記憶装置、該数Ｎを指定するけた移動情報を受信
   して一時記憶するレジスタ、該第１と第２の記憶装置に
   接続された第１の手段であつて、該レジスタからの数ａ
   を意味するけた移動情報に基づいて、該第１の記憶装置
   におけるバイト順に関しａ＋１バイト位置だけ循環的に
   けた移動されたバイト順で該第２の記憶装置の個個のバ
   イトアドレス位置に該第１の記憶装置からのバイトをバ
   イト毎に書き込む第１の手段、該第１の記憶装置からの
   １バイトと該第２の記憶装置からの１バイトとからなる
   バイト対各々を順次受信するように構成されたけた移動
   回路であつて、該第２の記憶装置から供給されるバイト
   順は該バイト対の各々の対が循環的にけた移動されたデ
   ータ語のバイトのそれぞれのものにおけるビットの全て
   を含むように制御されており、該バイト対の各々の対の
   ビットをｂビット位置だけけた移動して該循環的にけた
   移動された語のバイトそれぞれのものを出力バイトとし
   て導出するよう該レジスタからの該けた移動情報により
   制御されているけた移動回路、及び該けた移動回路から
   の出力バイト各々を受信しそして該出力バイトが部分的
   に導出された該第２の記憶装置の入力バイトを書変える
   ようにして該第２の記憶装置に該出力バイトを書込むよ
   う構成された第２の手段とからなるデータ処理装置。