JPS5819098B2 - 電子計算機方式 - Google Patents

Description

【発明の詳細な説明】 ； 本発明は、制御電子計算機と、マトリックス状に配
置した同一構造の複数個のプロセッサを具え、各プロセ
ッサを、データ交換ラインを経てマトリックスの直接に
隣りあうプロセッサに接続し、および命令ラインとシグ
ナリング・ラインを経て前、記制御電子計算機に接続し
、前記電子計算機をデータ交換ラインを経て前記プロセ
ッサの少くとも１部に接続した電子計算機方式に関する
ものである。

このような電子計算機方式は、例えば電子計算機のＩＥ
ＥＥ会報、第Ｃ２９巻（１９７２年）、ページ９４８〜
９６０により知られている。

これによると、各プロセッサは少くとも、いくつかの論
理計算組合せと一定の記憶容量のための装置を具えてい
る。

プログラムは、通常の大型多用途電子計算機とすること
のできる制御電子計算機によって供給され、それぞれの
命令はすべてのプロセッサに並列に供給される。

このようにすべてのプロセッサは同時に同じ動作を実行
するが、演算数は各プロセッサ毎に異ならせることがで
きる。

この種のネットワーク電子計算機は、′単一命令スドリ
ームー多重デ゛−タストリーム（ｓｉｎｇｌｅ １ｎ
ｓ−ｔｒｕｃｔｉｏｎ ｓｔｒｅａｍ−ｍｕｌｔｉｐｌ
ｅ ｄａｔａＳｔｒ−ｅａｍ）“（ＳＭＩＤ）の範ちゅ
うに属している。

それぞれのプロセッサは隣接するプロセッサに接続され
ているため、これらプロセッサ間で局部データの交換が
でき、各プロセッサは残りのプロセッサからのデータを
計算に用いることができる。

ＩＬＬＩＡＣＩＶとして知られており、例えば電子計算
機のＩＥＥＥ会報、第Ｃ−１７巻（１９６８年）、ペー
ジ７４６〜７５７に記載されているネットワーク電子計
算機が製造されてきた。

この電子計算機の禁止論理は、各プロセッサをこれらプ
ロセッサに記憶されたデータによって共通命令ストリー
ムからしや断することができる。

さらに、局部間接アドレス指定が可能である。

このような装置はＳＪＭＤ原理から逸脱できるので、ネ
ットワーク電子計算機の融通性が増大する。

このような可能性を実施するためには、プロセッサの構
造が非常に複雑となり、非常に複雑な制御が必要となる
。

特に価格を考慮すると、プロセッサの数（したがって実
行可能な並列数）は、公知の電子計算機では６４個のプ
ロセッサに限定される。

しかし、非常に多くのプロセッサを必要とするデータ処
理問題がある。

この種の問題は、差分法（ｄｉｆｆｅｒｅｎｃｅ ｍｅ
ｔｈｏｄ） による偏微分方程式の数値解法である。

この領域で典型的な問題は、非常に特別な構成の一次方
程式システムの解法である。

これは普通反覆して行われる。別個の反覆ステップを基
本的にＮ倍並列で実行することができる。

ここにＮは、未知量の数であり、１０３〜１０４になる
。

この場合、Ｎ個のプロセッサが必要となる。

公知のネットワーク電子計算機は、この問題を解決する
には最適ではない。

その理由は、プロセッサの不足数を無視すると、５ＭＩ
Ｄ原理は一定の反覆処理に対してＮ／２倍並列のみを許
容し、このため理論上可能な最大速度が約半分になるか
らである。

さらに、公知のネットワーク電子計算機の複雑な制御が
不必要になるからである。

本発明の目的は、差分法により偏微分方程式を数値的に
解くためのネットワーク電子計算機であって、理論上可
能な並列処理の最適使用を与え、そのプロセッサおよび
その制御が依然として比較的簡単なネツＩ・ワーク電子
計算機を提供すること。

にある。

本発明電子計算機方式は、一定の形の微分方程式の数値
的な解に対し、多数の未知の量を含んだ階差方程式を解
くために、それぞれの未知の量に対してプロセッサを設
け、これらプロセッサを、。

チェッカー盤状に２つのグループに配置して、グループ
毎に共通命令ラインおよびシグナリング・ラインを経て
制御電子計算機に接続し、１つのグループのプロセッサ
が他のグループのプロセッサのみで直接に隣りあうよう
にし、前記階差方程式・を解く間に、その都度、２つの
グループのプロセッサのうち一方のグループのプロセッ
サが、一方の種類の計算を実行させる命令および他方の
種類の計算を実行させる命令を交互に受信し、２つのグ
ループのプロセッサのうち他方のグループのプロセッサ
が、前記他方の種類の計算を実行させる命令および前記
一方の種類の計算を実行させる命令を交互に受信するよ
うにしたことを特徴とするものである。

本発明の好適な実施例では、プログラム記憶装置を具え
る制御装置を制御電子計算機とプロセッサとの間に接続
し、２個の命令復号器を前記制御装置内のプログラム記
憶装置に接続し、それぞれ・の前記復号器がプロセッサ
の１つのグループへの命令ラインに命令を供給するよ・
うにしたことを特徴とする。

また、本発明電子計算機方式では、マトリックス潤性の
プロセッサの情報に対する容量を有し、マトリックス潤
性のこれらプロセッサが並列に接続されたバッファ記憶
装置を具え、このバッファ記憶装置を制御電子計算機に
接続したことを特徴とする。

このバッファ記憶装置を、シフトレジスタとして構成す
るのが好適である。

このシフトレジスタは、制御電子計算機からマトリック
スの端の行のプロセッサのための情報を直列の形で受信
し、この情報を制御電子計算機にまた直列の形で供給し
、これらプロセッサへこの情報を並列の形で供給し、こ
れらプロセッサからの情報を並列の形で受信するように
する。

さらに本発明の好適な実施例では、マトリックスのさら
に他のプロセッサとバッファ記憶装置との間のデータ伝
送のために、すべてのプロセッサへの適切に連続した引
き継ぎ命令の制御のもとで、これら他のプロセッサから
マトリックスの端の行のプロセッサおよび続いてバッフ
ァ記憶装置へ、あるいはこれらと反対方向にこれらデー
タを段階状に伝送するようにする。

また、前記制御装置が、前記復号器によって制御され、
制御電子計算機とプログラム記憶装置とバッファ記憶装
置とプロセッサとの間のデータ路あるいは命令路を制御
し、またプロセッサの１つのグループおよび相当する前
記復号器にその都度共通な命令ラインを制御するスイッ
チング・マトリックスを具えることを特徴とする。

前記バッファ記憶装置は、各プロセッサに対する係数お
よび初期値を連続して伝送するために設ける。

導入したプログラムに基づいて計算を実行し、プログラ
ムの終了時に個々のプロセッサに記憶された結果を読取
って、新しい計算のための新しいデータが入力すること
ができる前に制御電子計算機に伝送しなければならない
。

本発明によれば、このことは前記バッファ記憶装置によ
って、結果のデータをバッファ記憶装置続いて制御電子
計算機に段階状に供給することにより行われる。

しかし、データ出力と同様データ入力に対し多くの時間
を特徴とする特に、データ量が大きく、しかも処理プロ
グラムあるいは計算が比較的短い場合には、相当大きな
時間を必要とする。

プロセッサへのデータの入力およびプロセッサからのデ
ータの出力に必要な時間を減少させるためには、本発明
のさらに他の好適な実施例では、第１バツフア記憶装置
と同じ容量を有する第２バツフア記憶装置を、第１バツ
フア記憶装置が接続されている第１マトリックス端行と
は反対の位置に配置されている第２マトリックス端行の
プロセッサに接続して、第１バツフア記憶装置のみが制
御電子計算機からの入力データを受信し第２バツフア記
憶装置のみが出力データを制御電子計算機に伝送し、第
１バツフア記憶装置から新しいデータを、第１バツフア
記憶装置に接続された第１マトリックス端行のプロセッ
サに並列の形で入力し、続いて他のプロセッサに段階状
に入力する場合には、プロセッサに記憶されたデータを
、適切に連続する引き継ぎ命令によって、第２マトリッ
クス端行のプロセッサまで同時に段階状に伝送し、第２
バツフア記憶装置へ並列の形で伝送するようにしたこと
を特徴とする。

第２バツフア記憶装置を用いるために、第１バツフア記
憶装置は入力に対してのみ用いられ、第２バツフア記憶
装置は出力に対してのみ用いられるので、入力および出
力を同時に行うことができる。

したがって、これら動作の１つに対する時間のみが必要
となり、このため実際の処理ステップにはより多くの時
間が必要となる。

これら両方のバッファ記憶装置を、プロセッサ。

と制御電子計算機との間のデータ交換のために、直列／
並列変換および並列／直列変換をそれぞれ実行するシフ
トレジスタで構成するのが好適である。

できるだけ多く入力および出力を同時に実現するために
は、２個のバッファ記憶装置を別個のデータ・ラインを
経て制御電子計算機に接続することができる。

第１および第２マトリックス端行のプロセッサを、デー
タ操作のためにより複雑な回路を有することなく、記憶
装置としてのみ構成することができる。

この結果、バッファ記憶装置と制御電子計算機との間で
データ伝送が行われる間に、プロセッサはプロセス・ス
テップを行うことができる。

このようにして、データ伝送に対し多くの時間を省くこ
とができ、すなわち計算の実際の実行に多くの時間が用
いられる。

以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明電子計算機方式の基本部分のブロック線
図である。

この電子計算機方式は、すべて同一構造である個別のプ
ロセッサ２のマトリックス状配列１より構成する。

これらプロセッサ２をすべて、チェッカー盤状のように
２つのグループの１つに割り合でる。

ここではこれらグループを、′黒“および“白“簡単に
／／ Ｓ ／／および〃Ｗ″として示す。

この区分を明確にするために、グループの表示／／ Ｓ
／／あるいは“Ｗ〃を図に示すフ市セッサに記入する。

′黒〃プロセッサは“白“プロセッサだけに取り囲まれ
、′白“プロセッサは“黒“プロセッサだけに取り囲ま
れていることは明らかである。

２個のプロセッサ間の２方向に矢印を付けた線は、それ
ぞれのプロセッサが隣りのプロセッサとデータ接続を有
することを示している。

マトリックス配列のそれぞれのプロセッサを、制御装置
３で制御する。

このためには、命令ライン４をこの制御装置からすべて
の“黒“プロセッサに接続し、命令ライン５をすべての
“白“プロセッサに接続する。

これらの命令ラインを経て、“黒〃プロセッサおよび〃
白〃プロセッサは並列の形でその都度同じ“黒〃命令お
よび“白”命令をそれぞれ受信する。

一般に“黒“命令および“白“命令は異なっているが、
これを同一にすることができる。

さらに一定瞬時に、２本の命令線のうちの１本のみが命
令を伝送するようにすることができる。

また命令ラインは、普通の黒“あるいは〃白“オペラン
ドあるいはパラメータの伝送に利用できる。

それぞれの命令ラインは簡略化のために一本の線で示し
ているが、実際にはそれが命令語のビット並列伝送のた
めの複数の並列ラインより構成されることは明らかであ
る。

それぞれのプロセッサ２は、階差方程式の場合には収束
信号として少くとも１つのシグナリング信号を発生する
。

これらシグナリング信号をシグナリング・ライン８，９
を経て制御装置３に供給する。

これら２本のシグナリング・ラインのそれぞれは、同じ
グループのすべてのプロセッサのシグナリング出力端子
に接続されている。

このように”黒“プロセッサのすべての出力端子をシグ
ナリング・ライン８に接続し、′白“のプロセッサのす
べての出力端子をシグナリング・ライン９に接続する。

すべてのプロセッサ２は同期して動作する。

共通りロック・ライン（図示せず）を経て、制御装置の
ような中実装置によって動作同期が制御されるからであ
る。

２つのグループへの区分けは、この点に関しては適用で
きない。

一＝７ トＩＪツクス状配列の一番上の行のプロセッサ
を、バッファ記憶装置６に接続する。

このバッファ記憶装置は、普通の電子計算機である制御
電子計算機７とプロセッサとの間のデータ交換のための
中間記憶装置として働く。

このバッファ記憶装置をシフトレジスタとして構成する
。

このシフトレジスタの容量すなわちポジションの数は、
最上マトリックス行のすべてのプロセッサのための情懇
を同時に記憶することができる程度に大きい。

このバッファ記憶装置と最上マトリックス行のプロセッ
サとの間のデータ交換は完全に並列に行われる。

他方、バッファ記憶装置６と制御電子計算機７との間の
データ伝送は、ビット状すなわちワード列とすることが
できる。

制御電子計算機７は、計算されたデータを供給しあるい
は記憶するだけでなく、制御信号を発生しおよびプログ
ラムを有する。

制御電子計算機７とプロセッサ２との間の接続（バッフ
ァ記憶装置６を有している）を、制御装置３により形成
する。

この制御装置３の内部構造を第２図に詳細に示す。

制御装置はプログラム記憶装置２１を具えている。

このプログラム記憶装置は一般に、方程式システムを完
全に解くために必要なすべての命令を記憶する。

このプログラム記憶装置を、プログラム記憶装置によっ
て供給された命令を復号する３個の命令復号器２２，２
３，２４に接続する。

すなわち命令自体が復号器を選択することができる。

復号器２２は、命令ライン４を経て黒“プロセッサに供
給すべき命令を復号し、復号器２３は白“プロセッサへ
の命令ライン５への命令を復号する。

これら復号器を、スイッチング・マトリックス２５を経
て命令ライン４，５に接続する。

このスイッチング・マトリックスは、復号器によって基
本的に制御され、命令路だけでなくデータ路をも切換え
る。

制御電子計算機への接続（これにより命令と同様データ
も伝送される）は、このスイッチング・マトリックス２
５を経て行う。

計算の初めには、プログラムを、制御電子計算機７から
スイッチング・マトリックス２５を経てプログラム記憶
装置２１に伝送する。

続いて、制御型・子計算機は、おそらくは同一ラインお
よびスイッチング・マトリックスを経てバッファ記憶装
置さらにはプロセッサにスターティング・データを伝送
する。

計算が行われている間、復号器２２，２３は、スイッチ
ング・マトリックス２５を経て命令ライン４，５に供給
される命令を同時に復号する。

計算が終了すると、その結果が、プロセッサからバッフ
ァ記憶装置およびスイッチング・マトリックスを経て、
制御電子計算機γに伝送される。

バッファ記憶装置と最上マトリックス行のプロセッサと
の間のデータ伝送はまた、このスイッチング・マトリッ
クスを経て行われる。

復号器２２および２３のそれぞれは、多くの場合これら
両方の復号器に対して同様にすることのできる命令を一
般に同時に復号する。

あるいは、中央復号器と称する第３復号器のみを動作す
ることができる。

この復号器は処理装置２６を制御する。

この処理装置内では、シグナリング・ライン８．９を経
てプロセッサから受信した収束信号（ｃｏｎｖｅｒｇｅ
ｎｃｅ ｓｉｇｎａｌｓ）を記憶して結合し、またバッ
ファ記憶装置に対するデータ入力および出力を記憶して
結合する。

プロセッサ２には、マイクロプロセッサとして知られて
いる市販の構成部品を用いることができる。

しかし、比較的簡単な機能のみが要求されるので、安い
部品を用いることができる。

必要とするプロセッサの構成要素を第３図に示す。

プロセッサは累算器３１を具える。

この累算器の出力は、隣接するプロセッサのデータに対
するアクセスを与えるように、プロセッサから供給され
る。

他方、この累算器をわずかな数の語のための記憶装置３
２に接続する。

また、プロセッサが加算、減算、乗算、論理組合せを実
行することができるようにするために、四則演算論理装
置３３を設ける。

さらに累算器を、隣りのプロセッサの累算器の出力端子
に接続する。

このことは、２個の入力ラインによって図示されている
だけである。

これらラインを記憶装置３２に直接に接続することがで
きる。

これらそれぞれの要素を命令レジスタ３４によって制御
する。

この命令レジスタは、累算器３１あるいは記憶装置３２
内のデータの引き継ぎ、および装置３３で実行される組
合せを制御する。

命令レジスタ３４は、関連するプロセッサが含まれてい
るグループにしたがってその都度、ライン４あるいは５
から情報を受信する。

さらに、累算器３１により供給される収束規準のための
記憶装置３５を設け、この記憶装置を、関連するプロセ
ッサが含まれるグループにしたがってシグナリング・ラ
イン８あるいは９に接続する。

復号器２４と同様に復号器２２あるいは２３を、普通の
多用途形電子計算機のプログラム制御システムと同じよ
うに構成することができる。

第４図は、復号器２２あるいは２３の構成をより詳細に
示す。

復号器２２あるいは２３にはアドレス・レジスタ４１を
設ける。

このアドレス・レジスタは、プログラム記憶装置２１内
でアドレスすべき記憶位置のアドレスを有している。

複数の各命令より構成されるプログラム順序が連続して
実行される場合には、アドレス・レジスタ４１の内容を
１つの装置によって連続して増加させることができる。

実行されるべきプログラムで飛越しが行われる場合には
、これを復号器４３でセットすることができる。

飛越しは特に繰返しの中で発生する。プログラム記憶装
置２１の内容、すなわち命令読取りを、命令レジスタ４
２に書き込み、続いて復号器４３で復号する。

しかしまた、命令を中央復号器２４によって与えること
ができる。

この場合、この命令は、例えば命令レジスタ４２の入力
端子でのＯＲ組合せにより、命令レジスタ４２に書き込
まれる。

このことは、例えば最終瞬時に中央復号器が付勢されて
おり、続いて復号器２２あるいは２３が動作を再び開始
しなければならない時には有効である。

復号器４３は、命令が、出力レジスタ４４，４５．４６
のうちの１つかあるいはアドレス・レジスタ４１に関係
するかを決定して、命令情報を関連するレジスタに伝送
する。

レジスタ４４は、スイッチング・マトリックス２５にデ
ータを供給する。

これらデータは、後述するように例えばバッファ記憶装
置あるいはプロセッサに伝送される。

レジスタ４５は、スイッチング・マトリックス２５の制
御すなわちスイッチング・マトリックスにデータ路を形
成するための情報を有している。

レジスタ４６は、中央復号器２４に情報を伝える。

この情報の処理は、第５図に関する中央復号器の記述の
中で説明する。

復号器２３は第４図に示すように正確に構成する。

第５図に示す中央復号器２４の構成は、第４図に示す復
号器の構成と全く同じである。

この中央；復号器は、アドレス・レジスタ５１を具えて
いる。

このアドレス・レジスタはプログラム記憶装置２１を制
御し、その内容を１つのステップでその都度増大、ある
いは復号器５３からの出力信号によって減少させること
ができる。

また命令レジス：り５２を設ける。

この命令レジスタは、プログラム記憶装置２１からの命
令読取り、あるいは復号器２２．２３により供給された
情報、あるいは収束論理装置２６により発生した信号を
受信する。

この場合も、その入力端子でのＯＲ組合せを経て［受信
するのが好適である。

復号器５３は、レジスタ５４〜５７あるいはアドレス・
レジスタ５１のいずれに対して命令が行われるかを決定
し、その命令のデータを相当するレジスタに伝送する。

レジスタ５５と５７の出力端子を、復号器２２と２３・
の前記入力端子に接続し、レジスータ５４の出力はスイ
ッチング・マトリックス２５を制御し、レジスタ５６の
出力は収束論理装置２６に呼掛は信号を供給する。

３個の復号器２２〜２４すべてがプログラム記；憶装置
２１に対しアクセスを有するため、適当な制御あるいは
連動によって、プログラム記憶装置に対し常に１つのア
クセスがあるようにしなければならない。

これは、プログラム記憶装置２１のプログラムの特別の
構成によって特に達成される。

第６ａ図は、交差点スイッチ原理に基づくスイッチング
・マトリックスの具体例である。

復号器２２．２３．２４の制御入力端子を、累算器レジ
スタ６１を経て復号器６２に接続する。

この復号器６２は、制御情報にしたがって、列ライン６
３の・うちの１本および同時に行ライン６４のうちの１
本を作動して、行および列回路の交差点で情報入力ライ
ンの１本を情報出力ラインの１本に接続する。

このためには、各交差点は３個の入力端子（第６ｂ図に
示すように）を具えるＡＮＤ部材６５を具えることがで
きる。

このＡＮＤ部材の２個の入力端子を、ＡＮＤ部材を調整
する１本の列ラインおよび１本の行ラインに接続し、他
方第３入力端子を関連する情報入力ラインに接続し、出
力端子を情報用カラインｆＪ接続する。

各情報入力ラインおよび出力ラインを複釦′の並列ライ
ンで構成することができる。

この場合、スイッチング・マトリックスの交差点あたり
複数個のＡＮＤ部材６５がある。

情報入力ラインおよび出力ラインを共通に有するが、こ
れらラインは復号器によって独立に駆動され、したがっ
て複数の異なる通路を同時に形成することができるよう
な交差点ディストリビュータを多数設けるのが好適であ
る。

収束論理装置２６を第７図に示す。

この収束論理装置は、２個の記憶回路７１，７２を具え
る。

これら記憶回路は、シダナリング・ライン８，９により
駆動される例えばフリップフロップとすることができる
。

これら記憶回路は、２つのグループのプロセッサの動作
の交換の点で必要とされる。

２個の記憶回路７１と７２の出力端子をＡＮＤ部。

材７３を経て結合する。

このＡＮＤ部材を中央後≧、号器２４からの呼掛はライ
ンに接続する。

すなわちＡＮＤ部材の出力端子をすでに説明したように
中央復号器に接続する。

呼掛けられたときにＡＮＤ部材７３が出力信号を供給し
て、反復を終了させるのは、プロセッサの両方のグルー
プが同時に収束基準を満足する、すなわち本例の場合に
はシダナリング・ライン８，９のいずれにも信号が発生
しないときのみである。

上述したネットワー、り電子計算機方式の動作を実際例
に基づいて説明する。

限界条件がｕ ＝ ｈである次の微分方程式を解くもの
とする。

（ａｕＸ）Ｘ＋（ｃｕｙ）ｙ十ｆｕ−ｇ 添字を付けた変数は、この変数による微分を示す。

関数ａ、ｃ、ｆ２ｇ、ｈは十分滑らかであり、この問題
に対し明りような解Ｕがあるものとする。

この種の問題（微分方程式）は、例えば端部で一定温度
に保たれる平板の温度分布を計算する場合に発生する。

この問題を解くためには、平板をグリッドで覆う。

このとき微分方程式は次のような階差方程式システムに
変換される。

” ”１ｋｕｉ−１に−Ｒｉｋｕｉ＋ｌｋ ”１
ｋｕｉｋ＋１−Ｂｉｋ−１＝Ｇｉｋ１に このような方程式はそれぞれのグリッド点ｉｊで成り立
つ。

係数Ｌｊｊ、Ｒ１ｊ、Ｔｉｊ、Ｂｉｊ、Ｇｉｊ は、対
応するグリッド点で関連する関数ａ−ｇから、。

また一様である必要はないその都度隣りあうグリッド点
からの距離から得られる。

次に、種々の関数およびグリッド距離を制御電子計算機
７に入力して、すべてのグリッド点に対する係数を計算
する。

このとき、反覆を実行する。プログラムは、このプログ
ラムがすでにプログラム記憶装置に記憶されていない限
りは、制御装置３により制御電子計算機７からスイッチ
ング・マトリックス２５を経てプログラム記憶装置２１
に伝送される。

このとき、この入力プログラムによ。って次の動作が実
行される。

上述した例では、最初の５個の係数Ｌ １ ｊ ｔ Ｒ
１ｊｙＴ・・、Ｂ・・、Ｇ・・は、それぞれのプロセッ
サＣｉｊ。

ＩＪ ＩＪ ＩＪ および初期状態Ｚ・・に適用される。

ｅｉｊはマドＪ リツクス状配列のｉ行ｊ行のプロセッサを示す。

・これらのデータを伝送するためには、まず最初に、ス
イッチング・マトリックス２５を経て制御電子計算機７
により、バッファ記憶装置６を連続的に満たす。

次に、同時に両方の命令ライン４および５を経て命令を
伝送する。

この命令は、すべてのプロセッサがこれらの上部にある
隣接したプロセッサの累算器の内容を引き継ぐようにす
る。

バッファ記憶装置６を繰り返して満たし、その都度上部
の隣接するプロセッサの累算器の内容を連続して伝送す
ることにより、すべてのプロセッサの累算器は上側から
下側への順序で連続的に満たされる。

それぞれのプロセッサ２は、その累算器３１の内容をそ
の記憶装置３２に伝送する。

前記係数はこのようにして関連するプロセッサＣｊ７こ
記憶される。

すなわち最初はすべてのり、が、次にはすべてのＢｉｊ
が記憶される。

これらの係数は、対応する順序でのみバッファ記憶装置
に入力されなければならない。

上述した計算プログラムに対しさらに他のデータが必要
である。

すなわち緩和パラメータω０．ω□、ω２．ω２、すな
わち各反覆ステップに対し異なる対のパラメータが必要
となる。

また、これらパラメータを制御電子計算機７により供給
して、各反覆ステップの後に適当に引き出すことができ
る。

すべての係数が入力された後に、これらパラメータを相
当する順序でバッファ記憶装置６に書込むことは一層好
適である。

しかし、これらパラメータは最上のマトリックス行のプ
ロセッサには供給すべきでない。

入力の間第３復号器２４（中央復号器）はバッファ記憶
装置を満たすことおよび空にすることを制御する。

他方、２個の復号器２２．２３は、上部の隣接したプロ
セッサの累算器からのその都度のデータの引き継ぎを制
御する命令を復号する。

この場合、２個の復号器は同じ命令を復号する。

牙巽 次に、プログラムの反覆部分が開始す
る。

それぞれの反覆ステップは、２つの半ステツプにより構
成されている。

Ｋ番目の反覆ステップの第１半ステツプの間に、すべて
の゛°黒″プロセッサは、次に示す状態にしたがって、
それら自体の状態および隣りの”白″プロセッサの状態
に基づき新しい状態を計算する。

他方、すべての°°白″プロセッサは次に示す収束規準
を試験する。

ｌＺ” −Ｌ−Ｚｉ−１ｊ ”１ｊＺｉ＋１ｊ−Ｔｉ
ｊＺｉｊ＋１−ＢｉｊＺｉｊ−１−Ｇｉｊ ｌ−ε〈Ｏ
ｌｊ ＩＪ そして、その結果をシグナリング信号の形でシグナリン
グ・ライン８，９を経て制御装置３の処理装置２６に供
給する。

次の第２半ステツプの間、すべての°゛白″プロセッサ
は、それら自体の状態および隣りの°°白″プロセッサ
の状態に基づき、上述した条件にしたがって新しい状態
を計算する。

しかし、このに番目の反覆ステップの相応的に異なるパ
ラメータωｋを供給する。

同時に、すべての゛°黒″プロセッサは前記収束規準を
試験し、その結果をシグナリング・ライン８を経て制御
装置３に伝送する。

すでに説明したように、パラメータを正しい順序でバッ
ファ記憶装置６に効果的に供給する。

その結果、必要なパラメータがバッファ記憶装置の直列
出力に正確に現われ、そこからパラメータはスイッチン
グ・マトリックスおよび対応する命令ライン４あるいは
５を経て、このグループのすべてのプロセッサに供給さ
れる。

収束規準に対する許容限界ε（すべての反覆ステップに
対し一定である）がプログラム記憶装置に記憶されてお
り、これを命令ライン４あるいは５を経てプロセッサに
供給する。

収束規準のテストに対し与えられた式の左辺の符号を用
い、この符号を示すビットを相当するライン８あるいは
９を経て制御装置３に供給するのが好適である。

特に、その都度１本のシグナリング・ラインに接続され
る多数のプロセッサを考えると、シグナリング・ライン
をプロセッサに連続して通し、計算された符号ビットを
論理ゲートによって入力収束ラインに結合して、新しい
収束ビットを形成するのが好適である。

前記収束ビットは、次のプロセッサに供給され、最後に
最終プロセッサから制御装置に供給される。

交番する第１および第２半ステツプを有するそれぞれの
反覆ステップは、中央復号器２４によって制御される処
理装置２６が、その収束論理システムによって、２つの
連続する半ステツプに収束が発生したことを示すまで続
く。

この場合、すべてのプロセッサの最終状態値（プロセッ
サの累算器に依然として記憶することができる）は求め
た解を示し、反覆は完了する。

上方向にあるすべてのプロセッサから、バッファ記憶装
置６および制御装置３内のスイッチング・マトリックス
を経て、制御電子計算機への状態値の伝送は、入力と較
べて反対順序で段階状に行われる。

第１図に示すマトリックス状配列の形は限定されない。

多くの場合、はぼ正方形が効果的である。その理由は、
それがデータ入力に対する電気的要求と時間的要求とを
最大限に妥協したものであるからである。

しかし、多くの応用に対しては他の形も有効にすること
ができる。

極端な場合には、マトリックスを、バッファ記憶装置に
並列に接続した１本の行のみから構成することができ、
その結果非常に大きなバッファ記憶装置が必要となるが
、データの入力および出力は非常に速くなる。

他の極端な場合には、マトリックスを１列のみで構成で
きる。

すなわちこの場合、一番上のプロセッサのみをバッファ
記憶装置に接続し、この列に書込まれるあるいはこの列
から読出されるすべてのデータを、この上側のプロセッ
サを経て連続的に伝送しなければならない。

さらに他の例は３次元マトリックスにより構成する。

この場合、各平面のそれぞれのプロセッサは、２つのグ
ループに対しチェッカー盤状に配置する。

この配列は、平面の各マドＩＪツクス点に対七華面から
平面へと変化する。

１次元マトリックスに対すると同様、本発明の原理はこ
のように維持される。

すなわち、各プロセッサは他のグループのプロセッサに
よってのみ結合される。

１つのグループのすべてのプロセッサは、それらが配置
されている平面にかかわらず、このグループに割り当て
られた命令ラインおよび信号ラインに接続する。

３次元マトリックスの場合、マトリックスの１つの平面
にあるすべてのプロセッサが並列の形でデータを受信し
あるいは供給するように、バッファ記憶装置を構成して
マトリックスに接続することができる。

このためバッファ記憶装置は２次元の構造を有するが、
完全に連続する入力あるいは出力は依然として存在する
。

さらに他の可能性は、マトリックスの１つの面のみを１
次元バッファ記憶装置に接続することにある。

この１次元バッファ記憶装置は、上述の例で説明したよ
うに、１つの方向で１つの平面にあるプロセッサへのデ
ータ、あるいはこれらプロセッサからのデータを上述し
たように連続した入力あるいは出力を有する。

したがって伝送ステップの間では、データを前の方向に
垂直な方向の次の平面に供給することができる。

この後、マトリックス連続の上部平面にあるプロセッサ
を再び満たしたりあるいは空にすることができる。

この場合、データの入力にはより多くの時間を必要とす
るが、バッファ記憶装置はより小さくなる。

また、階差方程式システムのそれぞれの未知の量に対し
プロセッサを設けるよりはむしろ、１個のプロセッサに
一定多数の未知の量を計算させることができる。

この場合、反覆プロセスの各ステップを、多数の個々の
計算ステップにより構成する。

特に、各プロセッサは、多数の係数すなわち一般にそれ
ぞれ未知の量に対し数個の係数を配備できなければなら
ない。

したがって、完全な反覆の期間は長くなるが、上述の実
施例では必要なプロセッサの数は少くなる。

すべてのプロセッサか最適に用いられるように、これら
プロセッサが交互に反覆計算および収束計算を実行する
という原理はこの場合にも保たれている。

すでに上述したように、本廃明のさらに好適な実施例で
は、第１バツフア記憶装置と同じ容量を有する第２バツ
フア記憶装置を、プロセッサの第２マトリックス端行に
接続することによって、プロセッサへのデータ入力およ
びプロセッサからのデータ出力に必要な時間を減少させ
ることができる。

この配列を第８図に示す。一番上の行に接続したバッフ
ァ記憶装置の他に、一番下のマトリックス行に接続した
第２バツフア記憶装置１０を設ける。

２個のバッファ記憶装置のデータ・ライン１３．１４を
、制御電子計算器７に直接に接続する。

すなわち、これらデータ・ラインはもはや制御装置３を
通らない。

データ・ラインに関連して説明したように、制御電子計
算機からの出力データを、データ・ライン１３のみを経
てバッファ記憶装置６に供給する。

このバッファ記憶装置はマトリックス配列１のプロセッ
サに入力されるデータを有するので、このバッファ記憶
装置を入力バッファと称する。

同様に、データを配列１から、バッファ記憶装置１０か
らのデータ・ライン１４のみを経て制御電子計算機に供
給する。

バッファ記憶装置１０を出力バッファと称する。

データ・ライン１３から入力バッファへの伝送、および
出力バッファからデータ・ライン１４への伝送を、制御
装置３の制御ライン（図示せず）によって監・視するこ
とができる。

動作を明りようにするためには、マｌ−ＩＪラックスの
プロセッサ２が完全な計算を完了したときに、異なるデ
ータによる新しい計算を開始しなければならないものと
する。

このためには、プロセッサにある結果のデータを制御電
子計算機７に伝送し、続いて制御電子計算機から新しい
データをプロセッサに伝送しなければならない。

この場合、制御装置３のプログラムは、すべてのプロセ
ッサ２およびマトリックスの２つの端の行のプロセッサ
１２に命令を供給する。

その結果、すべてのプロセッサの全体のデータ内容は、
並列の形で段階状に下方にシフトされる。

この種の各命令の後、出力バッファ１０はマトリックス
の一番下の行のプロセッサ１２にあるデータを並列の形
で受信し、これらデータをデータ・ライン１４を経て制
御電子計算機に直列の形でシフトする。

出力バッファ１０はシフトレジスタとする。

同時に、各命令ステップの後、マトリックスの一番上の
行のプロセッサ１２は空となり、これらプロセッサは入
力バッファ６の内容を並列の形で引き継ぐ。

このように、出力バッファ１０のデ゛−夕がデータ・ラ
イン１４を経て制御電子計電機７に伝送されると、同時
に制御電子計算機から新しい情報がデータ・ライン１３
を経て入力バッファ６に伝送される。

次に、制御装置３がすべてのプロセッサ２あるいは１２
に再び命令を供給する。

その結果、完全なデータ内容が下方に１ステツプシフト
され、全体のプロセスが繰り返される。

入力バッファ６および出力バッファ１０に直接に接続し
たマトリックスの最上性および最下行にあるプロセッサ
１２は、本実施例では記憶機能のみを有し、計算あるい
は組合わせ機能は有さない。

このため、入力バッファ６はその入力にさらに新しい情
報を引き継ぎシフトすることができ、出力バッファ１０
は出力にその内容をシフトし供給することができる。

他方、プロセッサ１２のデータはその間保持されるので
、プロセッサ２は同時に一動作の処理を完了する。

【図面の簡単な説明】

第１図は本発明の一実施例の基本部分のブロック線図、
第２図は制御装置の内部構成を示すブロック線図、第３
図はプロセッサの構成要素を示す図、第４図は復号器の
構成要素を示す図、第５図は中央復号器の構成要素を示
す図、第６ａ、第６ｂ図はスイッチング・マトリックス
を示す図、第７図は収束論理装置を示す図、第８図は２
個のバッファ記憶装置を具える電子計算機方式を示す図
である。 １・・・プロセッサのマトリックス状配列、２，１２・
・・プロセッサ、３・・・制御装置、４，５・・・命令
ライン、６，１０・・・バッファ記憶装置、Ｉ・・・制
御電子計算機、８，９・・・シグナリング・ライン、１
３゜１４・・・データ・ライン、２１・・・プログラム
記憶装置、２２，２３，２４，４３，５３，６２・・・
復号器、２５・・・スイッチング・マトリックス、２６
・・・処理装置、３１・・・累算機、３２，３５・・・
記憶装置、３３史四則演算論理装置、３４ 、４２ 、
５２・・・命令レジスタ、４１，５１・・・アドレス・
レジスタ、４４．４５，４６・・・出力レジスタ、５４
〜５７・・・レジスタ、６１・・・累算機レジスタ、６
３・・・列ライン、６４・・・行ライン、６５，７３・
・・ＡＮＤ部材、７Ｌ７２・・・記憶回路。

Claims (1)

1. 【特許請求の範囲】 １ 制御電子計算機と、マドＩＪツクス状に配置した同
   一構造の複数個のプロセッサ止を具え、各プロセッサを
   、データ変換ラインを経てマトリックスの直接に隣りあ
   うプロセッサに接続し、および命令ラインとシグナリン
   グ・ラインを経て前記制御電子計算機に接続し、前記電
   子計算機をデータ交換ラインを経て前記プロセッサの少
   くとも１部に接続した電子計算機方式において、一定の
   形の微分方程式の数値的な解に対し、多数の未知の量を
   含んだ階差方程式を解くために、それぞれ未知の量に対
   してプロセッサ２を設け、これらプロセッサを、チェッ
   カー盤状に２つのグループＷ、Ｓに設置して、グループ
   毎に共通命令ライン４，５およびシグナリング・ライン
   ８，９を経て制御電子計算機７に接続し、１つのグルー
   プのプロセッサ（ＷあるいはＳ）が他のグループのフ曜
   セッサ（ＳあるいはＷ）のみで直接に隣りあうようにし
   、前記段差方程式を解く間に、その都度、２つのグルー
   プのプロセッサのうち一方のグループのプロセッサが、
   一方の種類の計算を実行させる命令および他方の種類の
   計算を実行させる命令を交互に１受信し、２つのグル・
   −プのプロセッサのうち他方のグループのプロセッサが
   、前記他方の種類の計算を実行させる命令および前記一
   方の種類の計算を実行させる命令を交互に受信するよう
   にしたことを特徴とする電子計算機方式。 、２、特許請求の範囲１記載の電子計算機方式において
   、プログラム記憶装置２１を具える制御装置３を制御電
   子計算機Ｔとプロセッサ２との間に接続し、２個の命令
   復号器２２．２３を前記制御装置３内のプログラム記憶
   装置に接続し、それぞれ・の前記復号器２２，２３がプ
   ロセッサ２の１つのグループへの命令ライン４，５に命
   令を供給するようにしたことを特徴とする電子計算機方
   式。 ３ 特許請求の範囲１あるいは２記載の電子計算機方式
   において、マトリックス潤性のプロセッサ２の情報に対
   する容量を有し、マトリックス潤性のこれらプロセッサ
   ２が並列に接続されたバッファ記憶装置６を具え、この
   バッファ記憶装置６を制御電子計算機７に接続したこと
   を特徴とする電子計算機方式。 ４ 特許請求の範囲２あるいは３記載の電子計算機方式
   において、制御装置３が、復号機２２，２３によって制
   御され、制御電子計算機７とプログラム記憶装置２１と
   バッファ記憶装置６とプロセッサ２との間のデータ路あ
   るいは命令路を制御し、およびプロセッサの１つのグル
   ープと相当する復号器２２，２３とにその都度共通な命
   令ライン４゜５を制御するスイッチング・マトリックス
   ２５を具えることを特徴とする電子計算機方式。 ５ 特許請求の範囲１から４記載のいずれかの電子計算
   機方式において、第１バツフア記憶装置６と同じ容量を
   有す名菓２バッファ記憶装置１０を、第１バツフア記憶
   装置が接続されている第１マトリックス端行とは反対の
   位置に配置されている第２マトリックス端行のプロセッ
   サ２に接続して、第１バツフア記憶装置のみが制御電子
   計算機７からの入力データを受信し第２バツフア記憶装
   置のみが出力データを制御電子計算機に伝送し、第１バ
   ツフア記憶装置から新しいデータを、第１バツフア記憶
   装置に接続された第１マトリックス端行のプロセッサに
   並列の形で入力し、続いて他のプロセッサに段階状に入
   力する場合には、プロセッサに記憶されたデータを、適
   切に連続する引き継ぎ命令によって、第２マトリックス
   端行のプロセッサまで同時に段階状に伝送し、第２バツ
   フア記憶装置へ並列の形で伝送するようにしたことを特
   徴とする電子計算機方式。 ６ 特許請求の範囲５記載の電子計算機方式にお。 いて、バッファ記憶装置６，１．０を別個のデータ・ラ
   イン１３，１４を経て制御電子計算機７に接続したこと
   を特徴とする電子計算機方式。 ７ 特許請求の範囲１から６記載のいずれかの電子計算
   機方式において、第１および第２マトリツ。 クス潤性のプロセッサ１２を処理ステップを実行しない
   記憶装置のみとしたことを特徴とする電子計算機方式。 ８ 特許請求の範囲１から７記載のいずれかの電子計算
   機方式において、各プロセッサ２が、プロ、セッサ２の
   １つのグループＷ、Ｓにその都度共通のシグナリング・
   ライン８，９を経て制御装置３に供給される少くとも１
   つのシグナリング信号を供給するようにしたことを特徴
   とする電子計算機方式。 ９ 特許請求の範囲１から８記載のいずれかの電子計算
   機方式において、マトリックス１が１つの行あるいは１
   つの列のみを具えることを特徴とする電子計算機方式。 １０特許請求の範囲１から９記載のいずれかの電４子計
   算機方式において、マトリックス１を３次元とし、２つ
   のグループに対するプロセッサ２の配列を隣りあうマト
   リックス平面での同一マトリックス点が交互するように
   したことを特徴とする電子計算機方式。 １１ 特許請求の範囲１から１０記載のいずれかの電子
   計算機方式において、各プロセッサ２が、複数の未知量
   のための計算ステップを実行するに必、要な係数に対す
   る記憶容量を有し、その都度１個のプロセッサ２のみを
   相当する一定多数の未知量に対して設けるようにしたこ
   とを特徴とする電子計算機方式。