JPS5819098B2 - 電子計算機方式 - Google Patents
電子計算機方式Info
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- JPS5819098B2 JPS5819098B2 JP51006388A JP638876A JPS5819098B2 JP S5819098 B2 JPS5819098 B2 JP S5819098B2 JP 51006388 A JP51006388 A JP 51006388A JP 638876 A JP638876 A JP 638876A JP S5819098 B2 JPS5819098 B2 JP S5819098B2
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- processors
- electronic computer
- processor
- matrix
- computer system
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8023—Two dimensional arrays, e.g. mesh, torus
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/11—Complex mathematical operations for solving equations, e.g. nonlinear equations, general mathematical optimization problems
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Description
【発明の詳細な説明】
; 本発明は、制御電子計算機と、マトリックス状に配
置した同一構造の複数個のプロセッサを具え、各プロセ
ッサを、データ交換ラインを経てマトリックスの直接に
隣りあうプロセッサに接続し、および命令ラインとシグ
ナリング・ラインを経て前、記制御電子計算機に接続し
、前記電子計算機をデータ交換ラインを経て前記プロセ
ッサの少くとも1部に接続した電子計算機方式に関する
ものである。
置した同一構造の複数個のプロセッサを具え、各プロセ
ッサを、データ交換ラインを経てマトリックスの直接に
隣りあうプロセッサに接続し、および命令ラインとシグ
ナリング・ラインを経て前、記制御電子計算機に接続し
、前記電子計算機をデータ交換ラインを経て前記プロセ
ッサの少くとも1部に接続した電子計算機方式に関する
ものである。
このような電子計算機方式は、例えば電子計算機のIE
EE会報、第C29巻(1972年)、ページ948〜
960により知られている。
EE会報、第C29巻(1972年)、ページ948〜
960により知られている。
これによると、各プロセッサは少くとも、いくつかの論
理計算組合せと一定の記憶容量のための装置を具えてい
る。
理計算組合せと一定の記憶容量のための装置を具えてい
る。
プログラムは、通常の大型多用途電子計算機とすること
のできる制御電子計算機によって供給され、それぞれの
命令はすべてのプロセッサに並列に供給される。
のできる制御電子計算機によって供給され、それぞれの
命令はすべてのプロセッサに並列に供給される。
このようにすべてのプロセッサは同時に同じ動作を実行
するが、演算数は各プロセッサ毎に異ならせることがで
きる。
するが、演算数は各プロセッサ毎に異ならせることがで
きる。
この種のネットワーク電子計算機は、′単一命令スドリ
ームー多重デ゛−タストリーム(single 1n
s−truction stream−multipl
e dataStr−eam)“(SMID)の範ちゅ
うに属している。
ームー多重デ゛−タストリーム(single 1n
s−truction stream−multipl
e dataStr−eam)“(SMID)の範ちゅ
うに属している。
それぞれのプロセッサは隣接するプロセッサに接続され
ているため、これらプロセッサ間で局部データの交換が
でき、各プロセッサは残りのプロセッサからのデータを
計算に用いることができる。
ているため、これらプロセッサ間で局部データの交換が
でき、各プロセッサは残りのプロセッサからのデータを
計算に用いることができる。
ILLIACIVとして知られており、例えば電子計算
機のIEEE会報、第C−17巻(1968年)、ペー
ジ746〜757に記載されているネットワーク電子計
算機が製造されてきた。
機のIEEE会報、第C−17巻(1968年)、ペー
ジ746〜757に記載されているネットワーク電子計
算機が製造されてきた。
この電子計算機の禁止論理は、各プロセッサをこれらプ
ロセッサに記憶されたデータによって共通命令ストリー
ムからしや断することができる。
ロセッサに記憶されたデータによって共通命令ストリー
ムからしや断することができる。
さらに、局部間接アドレス指定が可能である。
このような装置はSJMD原理から逸脱できるので、ネ
ットワーク電子計算機の融通性が増大する。
ットワーク電子計算機の融通性が増大する。
このような可能性を実施するためには、プロセッサの構
造が非常に複雑となり、非常に複雑な制御が必要となる
。
造が非常に複雑となり、非常に複雑な制御が必要となる
。
特に価格を考慮すると、プロセッサの数(したがって実
行可能な並列数)は、公知の電子計算機では64個のプ
ロセッサに限定される。
行可能な並列数)は、公知の電子計算機では64個のプ
ロセッサに限定される。
しかし、非常に多くのプロセッサを必要とするデータ処
理問題がある。
理問題がある。
この種の問題は、差分法(difference me
thod) による偏微分方程式の数値解法である。
thod) による偏微分方程式の数値解法である。
この領域で典型的な問題は、非常に特別な構成の一次方
程式システムの解法である。
程式システムの解法である。
これは普通反覆して行われる。別個の反覆ステップを基
本的にN倍並列で実行することができる。
本的にN倍並列で実行することができる。
ここにNは、未知量の数であり、103〜104になる
。
。
この場合、N個のプロセッサが必要となる。
公知のネットワーク電子計算機は、この問題を解決する
には最適ではない。
には最適ではない。
その理由は、プロセッサの不足数を無視すると、5MI
D原理は一定の反覆処理に対してN/2倍並列のみを許
容し、このため理論上可能な最大速度が約半分になるか
らである。
D原理は一定の反覆処理に対してN/2倍並列のみを許
容し、このため理論上可能な最大速度が約半分になるか
らである。
さらに、公知のネットワーク電子計算機の複雑な制御が
不必要になるからである。
不必要になるからである。
本発明の目的は、差分法により偏微分方程式を数値的に
解くためのネットワーク電子計算機であって、理論上可
能な並列処理の最適使用を与え、そのプロセッサおよび
その制御が依然として比較的簡単なネツI・ワーク電子
計算機を提供すること。
解くためのネットワーク電子計算機であって、理論上可
能な並列処理の最適使用を与え、そのプロセッサおよび
その制御が依然として比較的簡単なネツI・ワーク電子
計算機を提供すること。
にある。
本発明電子計算機方式は、一定の形の微分方程式の数値
的な解に対し、多数の未知の量を含んだ階差方程式を解
くために、それぞれの未知の量に対してプロセッサを設
け、これらプロセッサを、。
的な解に対し、多数の未知の量を含んだ階差方程式を解
くために、それぞれの未知の量に対してプロセッサを設
け、これらプロセッサを、。
チェッカー盤状に2つのグループに配置して、グループ
毎に共通命令ラインおよびシグナリング・ラインを経て
制御電子計算機に接続し、1つのグループのプロセッサ
が他のグループのプロセッサのみで直接に隣りあうよう
にし、前記階差方程式・を解く間に、その都度、2つの
グループのプロセッサのうち一方のグループのプロセッ
サが、一方の種類の計算を実行させる命令および他方の
種類の計算を実行させる命令を交互に受信し、2つのグ
ループのプロセッサのうち他方のグループのプロセッサ
が、前記他方の種類の計算を実行させる命令および前記
一方の種類の計算を実行させる命令を交互に受信するよ
うにしたことを特徴とするものである。
毎に共通命令ラインおよびシグナリング・ラインを経て
制御電子計算機に接続し、1つのグループのプロセッサ
が他のグループのプロセッサのみで直接に隣りあうよう
にし、前記階差方程式・を解く間に、その都度、2つの
グループのプロセッサのうち一方のグループのプロセッ
サが、一方の種類の計算を実行させる命令および他方の
種類の計算を実行させる命令を交互に受信し、2つのグ
ループのプロセッサのうち他方のグループのプロセッサ
が、前記他方の種類の計算を実行させる命令および前記
一方の種類の計算を実行させる命令を交互に受信するよ
うにしたことを特徴とするものである。
本発明の好適な実施例では、プログラム記憶装置を具え
る制御装置を制御電子計算機とプロセッサとの間に接続
し、2個の命令復号器を前記制御装置内のプログラム記
憶装置に接続し、それぞれ・の前記復号器がプロセッサ
の1つのグループへの命令ラインに命令を供給するよ・
うにしたことを特徴とする。
る制御装置を制御電子計算機とプロセッサとの間に接続
し、2個の命令復号器を前記制御装置内のプログラム記
憶装置に接続し、それぞれ・の前記復号器がプロセッサ
の1つのグループへの命令ラインに命令を供給するよ・
うにしたことを特徴とする。
また、本発明電子計算機方式では、マトリックス潤性の
プロセッサの情報に対する容量を有し、マトリックス潤
性のこれらプロセッサが並列に接続されたバッファ記憶
装置を具え、このバッファ記憶装置を制御電子計算機に
接続したことを特徴とする。
プロセッサの情報に対する容量を有し、マトリックス潤
性のこれらプロセッサが並列に接続されたバッファ記憶
装置を具え、このバッファ記憶装置を制御電子計算機に
接続したことを特徴とする。
このバッファ記憶装置を、シフトレジスタとして構成す
るのが好適である。
るのが好適である。
このシフトレジスタは、制御電子計算機からマトリック
スの端の行のプロセッサのための情報を直列の形で受信
し、この情報を制御電子計算機にまた直列の形で供給し
、これらプロセッサへこの情報を並列の形で供給し、こ
れらプロセッサからの情報を並列の形で受信するように
する。
スの端の行のプロセッサのための情報を直列の形で受信
し、この情報を制御電子計算機にまた直列の形で供給し
、これらプロセッサへこの情報を並列の形で供給し、こ
れらプロセッサからの情報を並列の形で受信するように
する。
さらに本発明の好適な実施例では、マトリックスのさら
に他のプロセッサとバッファ記憶装置との間のデータ伝
送のために、すべてのプロセッサへの適切に連続した引
き継ぎ命令の制御のもとで、これら他のプロセッサから
マトリックスの端の行のプロセッサおよび続いてバッフ
ァ記憶装置へ、あるいはこれらと反対方向にこれらデー
タを段階状に伝送するようにする。
に他のプロセッサとバッファ記憶装置との間のデータ伝
送のために、すべてのプロセッサへの適切に連続した引
き継ぎ命令の制御のもとで、これら他のプロセッサから
マトリックスの端の行のプロセッサおよび続いてバッフ
ァ記憶装置へ、あるいはこれらと反対方向にこれらデー
タを段階状に伝送するようにする。
また、前記制御装置が、前記復号器によって制御され、
制御電子計算機とプログラム記憶装置とバッファ記憶装
置とプロセッサとの間のデータ路あるいは命令路を制御
し、またプロセッサの1つのグループおよび相当する前
記復号器にその都度共通な命令ラインを制御するスイッ
チング・マトリックスを具えることを特徴とする。
制御電子計算機とプログラム記憶装置とバッファ記憶装
置とプロセッサとの間のデータ路あるいは命令路を制御
し、またプロセッサの1つのグループおよび相当する前
記復号器にその都度共通な命令ラインを制御するスイッ
チング・マトリックスを具えることを特徴とする。
前記バッファ記憶装置は、各プロセッサに対する係数お
よび初期値を連続して伝送するために設ける。
よび初期値を連続して伝送するために設ける。
導入したプログラムに基づいて計算を実行し、プログラ
ムの終了時に個々のプロセッサに記憶された結果を読取
って、新しい計算のための新しいデータが入力すること
ができる前に制御電子計算機に伝送しなければならない
。
ムの終了時に個々のプロセッサに記憶された結果を読取
って、新しい計算のための新しいデータが入力すること
ができる前に制御電子計算機に伝送しなければならない
。
本発明によれば、このことは前記バッファ記憶装置によ
って、結果のデータをバッファ記憶装置続いて制御電子
計算機に段階状に供給することにより行われる。
って、結果のデータをバッファ記憶装置続いて制御電子
計算機に段階状に供給することにより行われる。
しかし、データ出力と同様データ入力に対し多くの時間
を特徴とする特に、データ量が大きく、しかも処理プロ
グラムあるいは計算が比較的短い場合には、相当大きな
時間を必要とする。
を特徴とする特に、データ量が大きく、しかも処理プロ
グラムあるいは計算が比較的短い場合には、相当大きな
時間を必要とする。
プロセッサへのデータの入力およびプロセッサからのデ
ータの出力に必要な時間を減少させるためには、本発明
のさらに他の好適な実施例では、第1バツフア記憶装置
と同じ容量を有する第2バツフア記憶装置を、第1バツ
フア記憶装置が接続されている第1マトリックス端行と
は反対の位置に配置されている第2マトリックス端行の
プロセッサに接続して、第1バツフア記憶装置のみが制
御電子計算機からの入力データを受信し第2バツフア記
憶装置のみが出力データを制御電子計算機に伝送し、第
1バツフア記憶装置から新しいデータを、第1バツフア
記憶装置に接続された第1マトリックス端行のプロセッ
サに並列の形で入力し、続いて他のプロセッサに段階状
に入力する場合には、プロセッサに記憶されたデータを
、適切に連続する引き継ぎ命令によって、第2マトリッ
クス端行のプロセッサまで同時に段階状に伝送し、第2
バツフア記憶装置へ並列の形で伝送するようにしたこと
を特徴とする。
ータの出力に必要な時間を減少させるためには、本発明
のさらに他の好適な実施例では、第1バツフア記憶装置
と同じ容量を有する第2バツフア記憶装置を、第1バツ
フア記憶装置が接続されている第1マトリックス端行と
は反対の位置に配置されている第2マトリックス端行の
プロセッサに接続して、第1バツフア記憶装置のみが制
御電子計算機からの入力データを受信し第2バツフア記
憶装置のみが出力データを制御電子計算機に伝送し、第
1バツフア記憶装置から新しいデータを、第1バツフア
記憶装置に接続された第1マトリックス端行のプロセッ
サに並列の形で入力し、続いて他のプロセッサに段階状
に入力する場合には、プロセッサに記憶されたデータを
、適切に連続する引き継ぎ命令によって、第2マトリッ
クス端行のプロセッサまで同時に段階状に伝送し、第2
バツフア記憶装置へ並列の形で伝送するようにしたこと
を特徴とする。
第2バツフア記憶装置を用いるために、第1バツフア記
憶装置は入力に対してのみ用いられ、第2バツフア記憶
装置は出力に対してのみ用いられるので、入力および出
力を同時に行うことができる。
憶装置は入力に対してのみ用いられ、第2バツフア記憶
装置は出力に対してのみ用いられるので、入力および出
力を同時に行うことができる。
したがって、これら動作の1つに対する時間のみが必要
となり、このため実際の処理ステップにはより多くの時
間が必要となる。
となり、このため実際の処理ステップにはより多くの時
間が必要となる。
これら両方のバッファ記憶装置を、プロセッサ。
と制御電子計算機との間のデータ交換のために、直列/
並列変換および並列/直列変換をそれぞれ実行するシフ
トレジスタで構成するのが好適である。
並列変換および並列/直列変換をそれぞれ実行するシフ
トレジスタで構成するのが好適である。
できるだけ多く入力および出力を同時に実現するために
は、2個のバッファ記憶装置を別個のデータ・ラインを
経て制御電子計算機に接続することができる。
は、2個のバッファ記憶装置を別個のデータ・ラインを
経て制御電子計算機に接続することができる。
第1および第2マトリックス端行のプロセッサを、デー
タ操作のためにより複雑な回路を有することなく、記憶
装置としてのみ構成することができる。
タ操作のためにより複雑な回路を有することなく、記憶
装置としてのみ構成することができる。
この結果、バッファ記憶装置と制御電子計算機との間で
データ伝送が行われる間に、プロセッサはプロセス・ス
テップを行うことができる。
データ伝送が行われる間に、プロセッサはプロセス・ス
テップを行うことができる。
このようにして、データ伝送に対し多くの時間を省くこ
とができ、すなわち計算の実際の実行に多くの時間が用
いられる。
とができ、すなわち計算の実際の実行に多くの時間が用
いられる。
以下、本発明の実施例を図面に基づいて説明する。
第1図は本発明電子計算機方式の基本部分のブロック線
図である。
図である。
この電子計算機方式は、すべて同一構造である個別のプ
ロセッサ2のマトリックス状配列1より構成する。
ロセッサ2のマトリックス状配列1より構成する。
これらプロセッサ2をすべて、チェッカー盤状のように
2つのグループの1つに割り合でる。
2つのグループの1つに割り合でる。
ここではこれらグループを、′黒“および“白“簡単に
// S //および〃W″として示す。
// S //および〃W″として示す。
この区分を明確にするために、グループの表示// S
//あるいは“W〃を図に示すフ市セッサに記入する。
//あるいは“W〃を図に示すフ市セッサに記入する。
′黒〃プロセッサは“白“プロセッサだけに取り囲まれ
、′白“プロセッサは“黒“プロセッサだけに取り囲ま
れていることは明らかである。
、′白“プロセッサは“黒“プロセッサだけに取り囲ま
れていることは明らかである。
2個のプロセッサ間の2方向に矢印を付けた線は、それ
ぞれのプロセッサが隣りのプロセッサとデータ接続を有
することを示している。
ぞれのプロセッサが隣りのプロセッサとデータ接続を有
することを示している。
マトリックス配列のそれぞれのプロセッサを、制御装置
3で制御する。
3で制御する。
このためには、命令ライン4をこの制御装置からすべて
の“黒“プロセッサに接続し、命令ライン5をすべての
“白“プロセッサに接続する。
の“黒“プロセッサに接続し、命令ライン5をすべての
“白“プロセッサに接続する。
これらの命令ラインを経て、“黒〃プロセッサおよび〃
白〃プロセッサは並列の形でその都度同じ“黒〃命令お
よび“白”命令をそれぞれ受信する。
白〃プロセッサは並列の形でその都度同じ“黒〃命令お
よび“白”命令をそれぞれ受信する。
一般に“黒“命令および“白“命令は異なっているが、
これを同一にすることができる。
これを同一にすることができる。
さらに一定瞬時に、2本の命令線のうちの1本のみが命
令を伝送するようにすることができる。
令を伝送するようにすることができる。
また命令ラインは、普通の黒“あるいは〃白“オペラン
ドあるいはパラメータの伝送に利用できる。
ドあるいはパラメータの伝送に利用できる。
それぞれの命令ラインは簡略化のために一本の線で示し
ているが、実際にはそれが命令語のビット並列伝送のた
めの複数の並列ラインより構成されることは明らかであ
る。
ているが、実際にはそれが命令語のビット並列伝送のた
めの複数の並列ラインより構成されることは明らかであ
る。
それぞれのプロセッサ2は、階差方程式の場合には収束
信号として少くとも1つのシグナリング信号を発生する
。
信号として少くとも1つのシグナリング信号を発生する
。
これらシグナリング信号をシグナリング・ライン8,9
を経て制御装置3に供給する。
を経て制御装置3に供給する。
これら2本のシグナリング・ラインのそれぞれは、同じ
グループのすべてのプロセッサのシグナリング出力端子
に接続されている。
グループのすべてのプロセッサのシグナリング出力端子
に接続されている。
このように”黒“プロセッサのすべての出力端子をシグ
ナリング・ライン8に接続し、′白“のプロセッサのす
べての出力端子をシグナリング・ライン9に接続する。
ナリング・ライン8に接続し、′白“のプロセッサのす
べての出力端子をシグナリング・ライン9に接続する。
すべてのプロセッサ2は同期して動作する。
共通りロック・ライン(図示せず)を経て、制御装置の
ような中実装置によって動作同期が制御されるからであ
る。
ような中実装置によって動作同期が制御されるからであ
る。
2つのグループへの区分けは、この点に関しては適用で
きない。
きない。
一=7 トIJツクス状配列の一番上の行のプロセッサ
を、バッファ記憶装置6に接続する。
を、バッファ記憶装置6に接続する。
このバッファ記憶装置は、普通の電子計算機である制御
電子計算機7とプロセッサとの間のデータ交換のための
中間記憶装置として働く。
電子計算機7とプロセッサとの間のデータ交換のための
中間記憶装置として働く。
このバッファ記憶装置をシフトレジスタとして構成する
。
。
このシフトレジスタの容量すなわちポジションの数は、
最上マトリックス行のすべてのプロセッサのための情懇
を同時に記憶することができる程度に大きい。
最上マトリックス行のすべてのプロセッサのための情懇
を同時に記憶することができる程度に大きい。
このバッファ記憶装置と最上マトリックス行のプロセッ
サとの間のデータ交換は完全に並列に行われる。
サとの間のデータ交換は完全に並列に行われる。
他方、バッファ記憶装置6と制御電子計算機7との間の
データ伝送は、ビット状すなわちワード列とすることが
できる。
データ伝送は、ビット状すなわちワード列とすることが
できる。
制御電子計算機7は、計算されたデータを供給しあるい
は記憶するだけでなく、制御信号を発生しおよびプログ
ラムを有する。
は記憶するだけでなく、制御信号を発生しおよびプログ
ラムを有する。
制御電子計算機7とプロセッサ2との間の接続(バッフ
ァ記憶装置6を有している)を、制御装置3により形成
する。
ァ記憶装置6を有している)を、制御装置3により形成
する。
この制御装置3の内部構造を第2図に詳細に示す。
制御装置はプログラム記憶装置21を具えている。
このプログラム記憶装置は一般に、方程式システムを完
全に解くために必要なすべての命令を記憶する。
全に解くために必要なすべての命令を記憶する。
このプログラム記憶装置を、プログラム記憶装置によっ
て供給された命令を復号する3個の命令復号器22,2
3,24に接続する。
て供給された命令を復号する3個の命令復号器22,2
3,24に接続する。
すなわち命令自体が復号器を選択することができる。
復号器22は、命令ライン4を経て黒“プロセッサに供
給すべき命令を復号し、復号器23は白“プロセッサへ
の命令ライン5への命令を復号する。
給すべき命令を復号し、復号器23は白“プロセッサへ
の命令ライン5への命令を復号する。
これら復号器を、スイッチング・マトリックス25を経
て命令ライン4,5に接続する。
て命令ライン4,5に接続する。
このスイッチング・マトリックスは、復号器によって基
本的に制御され、命令路だけでなくデータ路をも切換え
る。
本的に制御され、命令路だけでなくデータ路をも切換え
る。
制御電子計算機への接続(これにより命令と同様データ
も伝送される)は、このスイッチング・マトリックス2
5を経て行う。
も伝送される)は、このスイッチング・マトリックス2
5を経て行う。
計算の初めには、プログラムを、制御電子計算機7から
スイッチング・マトリックス25を経てプログラム記憶
装置21に伝送する。
スイッチング・マトリックス25を経てプログラム記憶
装置21に伝送する。
続いて、制御型・子計算機は、おそらくは同一ラインお
よびスイッチング・マトリックスを経てバッファ記憶装
置さらにはプロセッサにスターティング・データを伝送
する。
よびスイッチング・マトリックスを経てバッファ記憶装
置さらにはプロセッサにスターティング・データを伝送
する。
計算が行われている間、復号器22,23は、スイッチ
ング・マトリックス25を経て命令ライン4,5に供給
される命令を同時に復号する。
ング・マトリックス25を経て命令ライン4,5に供給
される命令を同時に復号する。
計算が終了すると、その結果が、プロセッサからバッフ
ァ記憶装置およびスイッチング・マトリックスを経て、
制御電子計算機γに伝送される。
ァ記憶装置およびスイッチング・マトリックスを経て、
制御電子計算機γに伝送される。
バッファ記憶装置と最上マトリックス行のプロセッサと
の間のデータ伝送はまた、このスイッチング・マトリッ
クスを経て行われる。
の間のデータ伝送はまた、このスイッチング・マトリッ
クスを経て行われる。
復号器22および23のそれぞれは、多くの場合これら
両方の復号器に対して同様にすることのできる命令を一
般に同時に復号する。
両方の復号器に対して同様にすることのできる命令を一
般に同時に復号する。
あるいは、中央復号器と称する第3復号器のみを動作す
ることができる。
ることができる。
この復号器は処理装置26を制御する。
この処理装置内では、シグナリング・ライン8.9を経
てプロセッサから受信した収束信号(converge
nce signals)を記憶して結合し、またバッ
ファ記憶装置に対するデータ入力および出力を記憶して
結合する。
てプロセッサから受信した収束信号(converge
nce signals)を記憶して結合し、またバッ
ファ記憶装置に対するデータ入力および出力を記憶して
結合する。
プロセッサ2には、マイクロプロセッサとして知られて
いる市販の構成部品を用いることができる。
いる市販の構成部品を用いることができる。
しかし、比較的簡単な機能のみが要求されるので、安い
部品を用いることができる。
部品を用いることができる。
必要とするプロセッサの構成要素を第3図に示す。
プロセッサは累算器31を具える。
この累算器の出力は、隣接するプロセッサのデータに対
するアクセスを与えるように、プロセッサから供給され
る。
するアクセスを与えるように、プロセッサから供給され
る。
他方、この累算器をわずかな数の語のための記憶装置3
2に接続する。
2に接続する。
また、プロセッサが加算、減算、乗算、論理組合せを実
行することができるようにするために、四則演算論理装
置33を設ける。
行することができるようにするために、四則演算論理装
置33を設ける。
さらに累算器を、隣りのプロセッサの累算器の出力端子
に接続する。
に接続する。
このことは、2個の入力ラインによって図示されている
だけである。
だけである。
これらラインを記憶装置32に直接に接続することがで
きる。
きる。
これらそれぞれの要素を命令レジスタ34によって制御
する。
する。
この命令レジスタは、累算器31あるいは記憶装置32
内のデータの引き継ぎ、および装置33で実行される組
合せを制御する。
内のデータの引き継ぎ、および装置33で実行される組
合せを制御する。
命令レジスタ34は、関連するプロセッサが含まれてい
るグループにしたがってその都度、ライン4あるいは5
から情報を受信する。
るグループにしたがってその都度、ライン4あるいは5
から情報を受信する。
さらに、累算器31により供給される収束規準のための
記憶装置35を設け、この記憶装置を、関連するプロセ
ッサが含まれるグループにしたがってシグナリング・ラ
イン8あるいは9に接続する。
記憶装置35を設け、この記憶装置を、関連するプロセ
ッサが含まれるグループにしたがってシグナリング・ラ
イン8あるいは9に接続する。
復号器24と同様に復号器22あるいは23を、普通の
多用途形電子計算機のプログラム制御システムと同じよ
うに構成することができる。
多用途形電子計算機のプログラム制御システムと同じよ
うに構成することができる。
第4図は、復号器22あるいは23の構成をより詳細に
示す。
示す。
復号器22あるいは23にはアドレス・レジスタ41を
設ける。
設ける。
このアドレス・レジスタは、プログラム記憶装置21内
でアドレスすべき記憶位置のアドレスを有している。
でアドレスすべき記憶位置のアドレスを有している。
複数の各命令より構成されるプログラム順序が連続して
実行される場合には、アドレス・レジスタ41の内容を
1つの装置によって連続して増加させることができる。
実行される場合には、アドレス・レジスタ41の内容を
1つの装置によって連続して増加させることができる。
実行されるべきプログラムで飛越しが行われる場合には
、これを復号器43でセットすることができる。
、これを復号器43でセットすることができる。
飛越しは特に繰返しの中で発生する。プログラム記憶装
置21の内容、すなわち命令読取りを、命令レジスタ4
2に書き込み、続いて復号器43で復号する。
置21の内容、すなわち命令読取りを、命令レジスタ4
2に書き込み、続いて復号器43で復号する。
しかしまた、命令を中央復号器24によって与えること
ができる。
ができる。
この場合、この命令は、例えば命令レジスタ42の入力
端子でのOR組合せにより、命令レジスタ42に書き込
まれる。
端子でのOR組合せにより、命令レジスタ42に書き込
まれる。
このことは、例えば最終瞬時に中央復号器が付勢されて
おり、続いて復号器22あるいは23が動作を再び開始
しなければならない時には有効である。
おり、続いて復号器22あるいは23が動作を再び開始
しなければならない時には有効である。
復号器43は、命令が、出力レジスタ44,45.46
のうちの1つかあるいはアドレス・レジスタ41に関係
するかを決定して、命令情報を関連するレジスタに伝送
する。
のうちの1つかあるいはアドレス・レジスタ41に関係
するかを決定して、命令情報を関連するレジスタに伝送
する。
レジスタ44は、スイッチング・マトリックス25にデ
ータを供給する。
ータを供給する。
これらデータは、後述するように例えばバッファ記憶装
置あるいはプロセッサに伝送される。
置あるいはプロセッサに伝送される。
レジスタ45は、スイッチング・マトリックス25の制
御すなわちスイッチング・マトリックスにデータ路を形
成するための情報を有している。
御すなわちスイッチング・マトリックスにデータ路を形
成するための情報を有している。
レジスタ46は、中央復号器24に情報を伝える。
この情報の処理は、第5図に関する中央復号器の記述の
中で説明する。
中で説明する。
復号器23は第4図に示すように正確に構成する。
第5図に示す中央復号器24の構成は、第4図に示す復
号器の構成と全く同じである。
号器の構成と全く同じである。
この中央;復号器は、アドレス・レジスタ51を具えて
いる。
いる。
このアドレス・レジスタはプログラム記憶装置21を制
御し、その内容を1つのステップでその都度増大、ある
いは復号器53からの出力信号によって減少させること
ができる。
御し、その内容を1つのステップでその都度増大、ある
いは復号器53からの出力信号によって減少させること
ができる。
また命令レジス:り52を設ける。
この命令レジスタは、プログラム記憶装置21からの命
令読取り、あるいは復号器22.23により供給された
情報、あるいは収束論理装置26により発生した信号を
受信する。
令読取り、あるいは復号器22.23により供給された
情報、あるいは収束論理装置26により発生した信号を
受信する。
この場合も、その入力端子でのOR組合せを経て[受信
するのが好適である。
するのが好適である。
復号器53は、レジスタ54〜57あるいはアドレス・
レジスタ51のいずれに対して命令が行われるかを決定
し、その命令のデータを相当するレジスタに伝送する。
レジスタ51のいずれに対して命令が行われるかを決定
し、その命令のデータを相当するレジスタに伝送する。
レジスタ55と57の出力端子を、復号器22と23・
の前記入力端子に接続し、レジスータ54の出力はスイ
ッチング・マトリックス25を制御し、レジスタ56の
出力は収束論理装置26に呼掛は信号を供給する。
の前記入力端子に接続し、レジスータ54の出力はスイ
ッチング・マトリックス25を制御し、レジスタ56の
出力は収束論理装置26に呼掛は信号を供給する。
3個の復号器22〜24すべてがプログラム記;憶装置
21に対しアクセスを有するため、適当な制御あるいは
連動によって、プログラム記憶装置に対し常に1つのア
クセスがあるようにしなければならない。
21に対しアクセスを有するため、適当な制御あるいは
連動によって、プログラム記憶装置に対し常に1つのア
クセスがあるようにしなければならない。
これは、プログラム記憶装置21のプログラムの特別の
構成によって特に達成される。
構成によって特に達成される。
第6a図は、交差点スイッチ原理に基づくスイッチング
・マトリックスの具体例である。
・マトリックスの具体例である。
復号器22.23.24の制御入力端子を、累算器レジ
スタ61を経て復号器62に接続する。
スタ61を経て復号器62に接続する。
この復号器62は、制御情報にしたがって、列ライン6
3の・うちの1本および同時に行ライン64のうちの1
本を作動して、行および列回路の交差点で情報入力ライ
ンの1本を情報出力ラインの1本に接続する。
3の・うちの1本および同時に行ライン64のうちの1
本を作動して、行および列回路の交差点で情報入力ライ
ンの1本を情報出力ラインの1本に接続する。
このためには、各交差点は3個の入力端子(第6b図に
示すように)を具えるAND部材65を具えることがで
きる。
示すように)を具えるAND部材65を具えることがで
きる。
このAND部材の2個の入力端子を、AND部材を調整
する1本の列ラインおよび1本の行ラインに接続し、他
方第3入力端子を関連する情報入力ラインに接続し、出
力端子を情報用カラインfJ接続する。
する1本の列ラインおよび1本の行ラインに接続し、他
方第3入力端子を関連する情報入力ラインに接続し、出
力端子を情報用カラインfJ接続する。
各情報入力ラインおよび出力ラインを複釦′の並列ライ
ンで構成することができる。
ンで構成することができる。
この場合、スイッチング・マトリックスの交差点あたり
複数個のAND部材65がある。
複数個のAND部材65がある。
情報入力ラインおよび出力ラインを共通に有するが、こ
れらラインは復号器によって独立に駆動され、したがっ
て複数の異なる通路を同時に形成することができるよう
な交差点ディストリビュータを多数設けるのが好適であ
る。
れらラインは復号器によって独立に駆動され、したがっ
て複数の異なる通路を同時に形成することができるよう
な交差点ディストリビュータを多数設けるのが好適であ
る。
収束論理装置26を第7図に示す。
この収束論理装置は、2個の記憶回路71,72を具え
る。
る。
これら記憶回路は、シダナリング・ライン8,9により
駆動される例えばフリップフロップとすることができる
。
駆動される例えばフリップフロップとすることができる
。
これら記憶回路は、2つのグループのプロセッサの動作
の交換の点で必要とされる。
の交換の点で必要とされる。
2個の記憶回路71と72の出力端子をAND部。
材73を経て結合する。
このAND部材を中央後≧、号器24からの呼掛はライ
ンに接続する。
ンに接続する。
すなわちAND部材の出力端子をすでに説明したように
中央復号器に接続する。
中央復号器に接続する。
呼掛けられたときにAND部材73が出力信号を供給し
て、反復を終了させるのは、プロセッサの両方のグルー
プが同時に収束基準を満足する、すなわち本例の場合に
はシダナリング・ライン8,9のいずれにも信号が発生
しないときのみである。
て、反復を終了させるのは、プロセッサの両方のグルー
プが同時に収束基準を満足する、すなわち本例の場合に
はシダナリング・ライン8,9のいずれにも信号が発生
しないときのみである。
上述したネットワー、り電子計算機方式の動作を実際例
に基づいて説明する。
に基づいて説明する。
限界条件がu = hである次の微分方程式を解くもの
とする。
とする。
(auX)X+(cuy)y十fu−g
添字を付けた変数は、この変数による微分を示す。
関数a、c、f2g、hは十分滑らかであり、この問題
に対し明りような解Uがあるものとする。
に対し明りような解Uがあるものとする。
この種の問題(微分方程式)は、例えば端部で一定温度
に保たれる平板の温度分布を計算する場合に発生する。
に保たれる平板の温度分布を計算する場合に発生する。
この問題を解くためには、平板をグリッドで覆う。
このとき微分方程式は次のような階差方程式システムに
変換される。
変換される。
” ”1kui−1に−Rikui+lk ”1
kuik+1−Bik−1=Gik1に このような方程式はそれぞれのグリッド点ijで成り立
つ。
kuik+1−Bik−1=Gik1に このような方程式はそれぞれのグリッド点ijで成り立
つ。
係数Ljj、R1j、Tij、Bij、Gij は、対
応するグリッド点で関連する関数a−gから、。
応するグリッド点で関連する関数a−gから、。
また一様である必要はないその都度隣りあうグリッド点
からの距離から得られる。
からの距離から得られる。
次に、種々の関数およびグリッド距離を制御電子計算機
7に入力して、すべてのグリッド点に対する係数を計算
する。
7に入力して、すべてのグリッド点に対する係数を計算
する。
このとき、反覆を実行する。プログラムは、このプログ
ラムがすでにプログラム記憶装置に記憶されていない限
りは、制御装置3により制御電子計算機7からスイッチ
ング・マトリックス25を経てプログラム記憶装置21
に伝送される。
ラムがすでにプログラム記憶装置に記憶されていない限
りは、制御装置3により制御電子計算機7からスイッチ
ング・マトリックス25を経てプログラム記憶装置21
に伝送される。
このとき、この入力プログラムによ。って次の動作が実
行される。
行される。
上述した例では、最初の5個の係数L 1 j t R
1jyT・・、B・・、G・・は、それぞれのプロセッ
サCij。
1jyT・・、B・・、G・・は、それぞれのプロセッ
サCij。
IJ IJ IJ
および初期状態Z・・に適用される。
eijはマドJ
リツクス状配列のi行j行のプロセッサを示す。
・これらのデータを伝送するためには、まず最初に、ス
イッチング・マトリックス25を経て制御電子計算機7
により、バッファ記憶装置6を連続的に満たす。
イッチング・マトリックス25を経て制御電子計算機7
により、バッファ記憶装置6を連続的に満たす。
次に、同時に両方の命令ライン4および5を経て命令を
伝送する。
伝送する。
この命令は、すべてのプロセッサがこれらの上部にある
隣接したプロセッサの累算器の内容を引き継ぐようにす
る。
隣接したプロセッサの累算器の内容を引き継ぐようにす
る。
バッファ記憶装置6を繰り返して満たし、その都度上部
の隣接するプロセッサの累算器の内容を連続して伝送す
ることにより、すべてのプロセッサの累算器は上側から
下側への順序で連続的に満たされる。
の隣接するプロセッサの累算器の内容を連続して伝送す
ることにより、すべてのプロセッサの累算器は上側から
下側への順序で連続的に満たされる。
それぞれのプロセッサ2は、その累算器31の内容をそ
の記憶装置32に伝送する。
の記憶装置32に伝送する。
前記係数はこのようにして関連するプロセッサCj7こ
記憶される。
記憶される。
すなわち最初はすべてのり、が、次にはすべてのBij
が記憶される。
が記憶される。
これらの係数は、対応する順序でのみバッファ記憶装置
に入力されなければならない。
に入力されなければならない。
上述した計算プログラムに対しさらに他のデータが必要
である。
である。
すなわち緩和パラメータω0.ω□、ω2.ω2、すな
わち各反覆ステップに対し異なる対のパラメータが必要
となる。
わち各反覆ステップに対し異なる対のパラメータが必要
となる。
また、これらパラメータを制御電子計算機7により供給
して、各反覆ステップの後に適当に引き出すことができ
る。
して、各反覆ステップの後に適当に引き出すことができ
る。
すべての係数が入力された後に、これらパラメータを相
当する順序でバッファ記憶装置6に書込むことは一層好
適である。
当する順序でバッファ記憶装置6に書込むことは一層好
適である。
しかし、これらパラメータは最上のマトリックス行のプ
ロセッサには供給すべきでない。
ロセッサには供給すべきでない。
入力の間第3復号器24(中央復号器)はバッファ記憶
装置を満たすことおよび空にすることを制御する。
装置を満たすことおよび空にすることを制御する。
他方、2個の復号器22.23は、上部の隣接したプロ
セッサの累算器からのその都度のデータの引き継ぎを制
御する命令を復号する。
セッサの累算器からのその都度のデータの引き継ぎを制
御する命令を復号する。
この場合、2個の復号器は同じ命令を復号する。
牙巽 次に、プログラムの反覆部分が開始す
る。
る。
それぞれの反覆ステップは、2つの半ステツプにより構
成されている。
成されている。
K番目の反覆ステップの第1半ステツプの間に、すべて
の゛°黒″プロセッサは、次に示す状態にしたがって、
それら自体の状態および隣りの”白″プロセッサの状態
に基づき新しい状態を計算する。
の゛°黒″プロセッサは、次に示す状態にしたがって、
それら自体の状態および隣りの”白″プロセッサの状態
に基づき新しい状態を計算する。
他方、すべての°°白″プロセッサは次に示す収束規準
を試験する。
を試験する。
lZ” −L−Zi−1j ”1jZi+1j−Ti
jZij+1−BijZij−1−Gij l−ε〈O
lj IJ そして、その結果をシグナリング信号の形でシグナリン
グ・ライン8,9を経て制御装置3の処理装置26に供
給する。
jZij+1−BijZij−1−Gij l−ε〈O
lj IJ そして、その結果をシグナリング信号の形でシグナリン
グ・ライン8,9を経て制御装置3の処理装置26に供
給する。
次の第2半ステツプの間、すべての°゛白″プロセッサ
は、それら自体の状態および隣りの°°白″プロセッサ
の状態に基づき、上述した条件にしたがって新しい状態
を計算する。
は、それら自体の状態および隣りの°°白″プロセッサ
の状態に基づき、上述した条件にしたがって新しい状態
を計算する。
しかし、このに番目の反覆ステップの相応的に異なるパ
ラメータωkを供給する。
ラメータωkを供給する。
同時に、すべての゛°黒″プロセッサは前記収束規準を
試験し、その結果をシグナリング・ライン8を経て制御
装置3に伝送する。
試験し、その結果をシグナリング・ライン8を経て制御
装置3に伝送する。
すでに説明したように、パラメータを正しい順序でバッ
ファ記憶装置6に効果的に供給する。
ファ記憶装置6に効果的に供給する。
その結果、必要なパラメータがバッファ記憶装置の直列
出力に正確に現われ、そこからパラメータはスイッチン
グ・マトリックスおよび対応する命令ライン4あるいは
5を経て、このグループのすべてのプロセッサに供給さ
れる。
出力に正確に現われ、そこからパラメータはスイッチン
グ・マトリックスおよび対応する命令ライン4あるいは
5を経て、このグループのすべてのプロセッサに供給さ
れる。
収束規準に対する許容限界ε(すべての反覆ステップに
対し一定である)がプログラム記憶装置に記憶されてお
り、これを命令ライン4あるいは5を経てプロセッサに
供給する。
対し一定である)がプログラム記憶装置に記憶されてお
り、これを命令ライン4あるいは5を経てプロセッサに
供給する。
収束規準のテストに対し与えられた式の左辺の符号を用
い、この符号を示すビットを相当するライン8あるいは
9を経て制御装置3に供給するのが好適である。
い、この符号を示すビットを相当するライン8あるいは
9を経て制御装置3に供給するのが好適である。
特に、その都度1本のシグナリング・ラインに接続され
る多数のプロセッサを考えると、シグナリング・ライン
をプロセッサに連続して通し、計算された符号ビットを
論理ゲートによって入力収束ラインに結合して、新しい
収束ビットを形成するのが好適である。
る多数のプロセッサを考えると、シグナリング・ライン
をプロセッサに連続して通し、計算された符号ビットを
論理ゲートによって入力収束ラインに結合して、新しい
収束ビットを形成するのが好適である。
前記収束ビットは、次のプロセッサに供給され、最後に
最終プロセッサから制御装置に供給される。
最終プロセッサから制御装置に供給される。
交番する第1および第2半ステツプを有するそれぞれの
反覆ステップは、中央復号器24によって制御される処
理装置26が、その収束論理システムによって、2つの
連続する半ステツプに収束が発生したことを示すまで続
く。
反覆ステップは、中央復号器24によって制御される処
理装置26が、その収束論理システムによって、2つの
連続する半ステツプに収束が発生したことを示すまで続
く。
この場合、すべてのプロセッサの最終状態値(プロセッ
サの累算器に依然として記憶することができる)は求め
た解を示し、反覆は完了する。
サの累算器に依然として記憶することができる)は求め
た解を示し、反覆は完了する。
上方向にあるすべてのプロセッサから、バッファ記憶装
置6および制御装置3内のスイッチング・マトリックス
を経て、制御電子計算機への状態値の伝送は、入力と較
べて反対順序で段階状に行われる。
置6および制御装置3内のスイッチング・マトリックス
を経て、制御電子計算機への状態値の伝送は、入力と較
べて反対順序で段階状に行われる。
第1図に示すマトリックス状配列の形は限定されない。
多くの場合、はぼ正方形が効果的である。その理由は、
それがデータ入力に対する電気的要求と時間的要求とを
最大限に妥協したものであるからである。
それがデータ入力に対する電気的要求と時間的要求とを
最大限に妥協したものであるからである。
しかし、多くの応用に対しては他の形も有効にすること
ができる。
ができる。
極端な場合には、マトリックスを、バッファ記憶装置に
並列に接続した1本の行のみから構成することができ、
その結果非常に大きなバッファ記憶装置が必要となるが
、データの入力および出力は非常に速くなる。
並列に接続した1本の行のみから構成することができ、
その結果非常に大きなバッファ記憶装置が必要となるが
、データの入力および出力は非常に速くなる。
他の極端な場合には、マトリックスを1列のみで構成で
きる。
きる。
すなわちこの場合、一番上のプロセッサのみをバッファ
記憶装置に接続し、この列に書込まれるあるいはこの列
から読出されるすべてのデータを、この上側のプロセッ
サを経て連続的に伝送しなければならない。
記憶装置に接続し、この列に書込まれるあるいはこの列
から読出されるすべてのデータを、この上側のプロセッ
サを経て連続的に伝送しなければならない。
さらに他の例は3次元マトリックスにより構成する。
この場合、各平面のそれぞれのプロセッサは、2つのグ
ループに対しチェッカー盤状に配置する。
ループに対しチェッカー盤状に配置する。
この配列は、平面の各マドIJツクス点に対七華面から
平面へと変化する。
平面へと変化する。
1次元マトリックスに対すると同様、本発明の原理はこ
のように維持される。
のように維持される。
すなわち、各プロセッサは他のグループのプロセッサに
よってのみ結合される。
よってのみ結合される。
1つのグループのすべてのプロセッサは、それらが配置
されている平面にかかわらず、このグループに割り当て
られた命令ラインおよび信号ラインに接続する。
されている平面にかかわらず、このグループに割り当て
られた命令ラインおよび信号ラインに接続する。
3次元マトリックスの場合、マトリックスの1つの平面
にあるすべてのプロセッサが並列の形でデータを受信し
あるいは供給するように、バッファ記憶装置を構成して
マトリックスに接続することができる。
にあるすべてのプロセッサが並列の形でデータを受信し
あるいは供給するように、バッファ記憶装置を構成して
マトリックスに接続することができる。
このためバッファ記憶装置は2次元の構造を有するが、
完全に連続する入力あるいは出力は依然として存在する
。
完全に連続する入力あるいは出力は依然として存在する
。
さらに他の可能性は、マトリックスの1つの面のみを1
次元バッファ記憶装置に接続することにある。
次元バッファ記憶装置に接続することにある。
この1次元バッファ記憶装置は、上述の例で説明したよ
うに、1つの方向で1つの平面にあるプロセッサへのデ
ータ、あるいはこれらプロセッサからのデータを上述し
たように連続した入力あるいは出力を有する。
うに、1つの方向で1つの平面にあるプロセッサへのデ
ータ、あるいはこれらプロセッサからのデータを上述し
たように連続した入力あるいは出力を有する。
したがって伝送ステップの間では、データを前の方向に
垂直な方向の次の平面に供給することができる。
垂直な方向の次の平面に供給することができる。
この後、マトリックス連続の上部平面にあるプロセッサ
を再び満たしたりあるいは空にすることができる。
を再び満たしたりあるいは空にすることができる。
この場合、データの入力にはより多くの時間を必要とす
るが、バッファ記憶装置はより小さくなる。
るが、バッファ記憶装置はより小さくなる。
また、階差方程式システムのそれぞれの未知の量に対し
プロセッサを設けるよりはむしろ、1個のプロセッサに
一定多数の未知の量を計算させることができる。
プロセッサを設けるよりはむしろ、1個のプロセッサに
一定多数の未知の量を計算させることができる。
この場合、反覆プロセスの各ステップを、多数の個々の
計算ステップにより構成する。
計算ステップにより構成する。
特に、各プロセッサは、多数の係数すなわち一般にそれ
ぞれ未知の量に対し数個の係数を配備できなければなら
ない。
ぞれ未知の量に対し数個の係数を配備できなければなら
ない。
したがって、完全な反覆の期間は長くなるが、上述の実
施例では必要なプロセッサの数は少くなる。
施例では必要なプロセッサの数は少くなる。
すべてのプロセッサか最適に用いられるように、これら
プロセッサが交互に反覆計算および収束計算を実行する
という原理はこの場合にも保たれている。
プロセッサが交互に反覆計算および収束計算を実行する
という原理はこの場合にも保たれている。
すでに上述したように、本廃明のさらに好適な実施例で
は、第1バツフア記憶装置と同じ容量を有する第2バツ
フア記憶装置を、プロセッサの第2マトリックス端行に
接続することによって、プロセッサへのデータ入力およ
びプロセッサからのデータ出力に必要な時間を減少させ
ることができる。
は、第1バツフア記憶装置と同じ容量を有する第2バツ
フア記憶装置を、プロセッサの第2マトリックス端行に
接続することによって、プロセッサへのデータ入力およ
びプロセッサからのデータ出力に必要な時間を減少させ
ることができる。
この配列を第8図に示す。一番上の行に接続したバッフ
ァ記憶装置の他に、一番下のマトリックス行に接続した
第2バツフア記憶装置10を設ける。
ァ記憶装置の他に、一番下のマトリックス行に接続した
第2バツフア記憶装置10を設ける。
2個のバッファ記憶装置のデータ・ライン13.14を
、制御電子計算器7に直接に接続する。
、制御電子計算器7に直接に接続する。
すなわち、これらデータ・ラインはもはや制御装置3を
通らない。
通らない。
データ・ラインに関連して説明したように、制御電子計
算機からの出力データを、データ・ライン13のみを経
てバッファ記憶装置6に供給する。
算機からの出力データを、データ・ライン13のみを経
てバッファ記憶装置6に供給する。
このバッファ記憶装置はマトリックス配列1のプロセッ
サに入力されるデータを有するので、このバッファ記憶
装置を入力バッファと称する。
サに入力されるデータを有するので、このバッファ記憶
装置を入力バッファと称する。
同様に、データを配列1から、バッファ記憶装置10か
らのデータ・ライン14のみを経て制御電子計算機に供
給する。
らのデータ・ライン14のみを経て制御電子計算機に供
給する。
バッファ記憶装置10を出力バッファと称する。
データ・ライン13から入力バッファへの伝送、および
出力バッファからデータ・ライン14への伝送を、制御
装置3の制御ライン(図示せず)によって監・視するこ
とができる。
出力バッファからデータ・ライン14への伝送を、制御
装置3の制御ライン(図示せず)によって監・視するこ
とができる。
動作を明りようにするためには、マl−IJラックスの
プロセッサ2が完全な計算を完了したときに、異なるデ
ータによる新しい計算を開始しなければならないものと
する。
プロセッサ2が完全な計算を完了したときに、異なるデ
ータによる新しい計算を開始しなければならないものと
する。
このためには、プロセッサにある結果のデータを制御電
子計算機7に伝送し、続いて制御電子計算機から新しい
データをプロセッサに伝送しなければならない。
子計算機7に伝送し、続いて制御電子計算機から新しい
データをプロセッサに伝送しなければならない。
この場合、制御装置3のプログラムは、すべてのプロセ
ッサ2およびマトリックスの2つの端の行のプロセッサ
12に命令を供給する。
ッサ2およびマトリックスの2つの端の行のプロセッサ
12に命令を供給する。
その結果、すべてのプロセッサの全体のデータ内容は、
並列の形で段階状に下方にシフトされる。
並列の形で段階状に下方にシフトされる。
この種の各命令の後、出力バッファ10はマトリックス
の一番下の行のプロセッサ12にあるデータを並列の形
で受信し、これらデータをデータ・ライン14を経て制
御電子計算機に直列の形でシフトする。
の一番下の行のプロセッサ12にあるデータを並列の形
で受信し、これらデータをデータ・ライン14を経て制
御電子計算機に直列の形でシフトする。
出力バッファ10はシフトレジスタとする。
同時に、各命令ステップの後、マトリックスの一番上の
行のプロセッサ12は空となり、これらプロセッサは入
力バッファ6の内容を並列の形で引き継ぐ。
行のプロセッサ12は空となり、これらプロセッサは入
力バッファ6の内容を並列の形で引き継ぐ。
このように、出力バッファ10のデ゛−夕がデータ・ラ
イン14を経て制御電子計電機7に伝送されると、同時
に制御電子計算機から新しい情報がデータ・ライン13
を経て入力バッファ6に伝送される。
イン14を経て制御電子計電機7に伝送されると、同時
に制御電子計算機から新しい情報がデータ・ライン13
を経て入力バッファ6に伝送される。
次に、制御装置3がすべてのプロセッサ2あるいは12
に再び命令を供給する。
に再び命令を供給する。
その結果、完全なデータ内容が下方に1ステツプシフト
され、全体のプロセスが繰り返される。
され、全体のプロセスが繰り返される。
入力バッファ6および出力バッファ10に直接に接続し
たマトリックスの最上性および最下行にあるプロセッサ
12は、本実施例では記憶機能のみを有し、計算あるい
は組合わせ機能は有さない。
たマトリックスの最上性および最下行にあるプロセッサ
12は、本実施例では記憶機能のみを有し、計算あるい
は組合わせ機能は有さない。
このため、入力バッファ6はその入力にさらに新しい情
報を引き継ぎシフトすることができ、出力バッファ10
は出力にその内容をシフトし供給することができる。
報を引き継ぎシフトすることができ、出力バッファ10
は出力にその内容をシフトし供給することができる。
他方、プロセッサ12のデータはその間保持されるので
、プロセッサ2は同時に一動作の処理を完了する。
、プロセッサ2は同時に一動作の処理を完了する。
第1図は本発明の一実施例の基本部分のブロック線図、
第2図は制御装置の内部構成を示すブロック線図、第3
図はプロセッサの構成要素を示す図、第4図は復号器の
構成要素を示す図、第5図は中央復号器の構成要素を示
す図、第6a、第6b図はスイッチング・マトリックス
を示す図、第7図は収束論理装置を示す図、第8図は2
個のバッファ記憶装置を具える電子計算機方式を示す図
である。 1・・・プロセッサのマトリックス状配列、2,12・
・・プロセッサ、3・・・制御装置、4,5・・・命令
ライン、6,10・・・バッファ記憶装置、I・・・制
御電子計算機、8,9・・・シグナリング・ライン、1
3゜14・・・データ・ライン、21・・・プログラム
記憶装置、22,23,24,43,53,62・・・
復号器、25・・・スイッチング・マトリックス、26
・・・処理装置、31・・・累算機、32,35・・・
記憶装置、33史四則演算論理装置、34 、42 、
52・・・命令レジスタ、41,51・・・アドレス・
レジスタ、44.45,46・・・出力レジスタ、54
〜57・・・レジスタ、61・・・累算機レジスタ、6
3・・・列ライン、64・・・行ライン、65,73・
・・AND部材、7L72・・・記憶回路。
第2図は制御装置の内部構成を示すブロック線図、第3
図はプロセッサの構成要素を示す図、第4図は復号器の
構成要素を示す図、第5図は中央復号器の構成要素を示
す図、第6a、第6b図はスイッチング・マトリックス
を示す図、第7図は収束論理装置を示す図、第8図は2
個のバッファ記憶装置を具える電子計算機方式を示す図
である。 1・・・プロセッサのマトリックス状配列、2,12・
・・プロセッサ、3・・・制御装置、4,5・・・命令
ライン、6,10・・・バッファ記憶装置、I・・・制
御電子計算機、8,9・・・シグナリング・ライン、1
3゜14・・・データ・ライン、21・・・プログラム
記憶装置、22,23,24,43,53,62・・・
復号器、25・・・スイッチング・マトリックス、26
・・・処理装置、31・・・累算機、32,35・・・
記憶装置、33史四則演算論理装置、34 、42 、
52・・・命令レジスタ、41,51・・・アドレス・
レジスタ、44.45,46・・・出力レジスタ、54
〜57・・・レジスタ、61・・・累算機レジスタ、6
3・・・列ライン、64・・・行ライン、65,73・
・・AND部材、7L72・・・記憶回路。
Claims (1)
- 【特許請求の範囲】 1 制御電子計算機と、マドIJツクス状に配置した同
一構造の複数個のプロセッサ止を具え、各プロセッサを
、データ変換ラインを経てマトリックスの直接に隣りあ
うプロセッサに接続し、および命令ラインとシグナリン
グ・ラインを経て前記制御電子計算機に接続し、前記電
子計算機をデータ交換ラインを経て前記プロセッサの少
くとも1部に接続した電子計算機方式において、一定の
形の微分方程式の数値的な解に対し、多数の未知の量を
含んだ階差方程式を解くために、それぞれ未知の量に対
してプロセッサ2を設け、これらプロセッサを、チェッ
カー盤状に2つのグループW、Sに設置して、グループ
毎に共通命令ライン4,5およびシグナリング・ライン
8,9を経て制御電子計算機7に接続し、1つのグルー
プのプロセッサ(WあるいはS)が他のグループのフ曜
セッサ(SあるいはW)のみで直接に隣りあうようにし
、前記段差方程式を解く間に、その都度、2つのグルー
プのプロセッサのうち一方のグループのプロセッサが、
一方の種類の計算を実行させる命令および他方の種類の
計算を実行させる命令を交互に1受信し、2つのグル・
−プのプロセッサのうち他方のグループのプロセッサが
、前記他方の種類の計算を実行させる命令および前記一
方の種類の計算を実行させる命令を交互に受信するよう
にしたことを特徴とする電子計算機方式。 、2、特許請求の範囲1記載の電子計算機方式において
、プログラム記憶装置21を具える制御装置3を制御電
子計算機Tとプロセッサ2との間に接続し、2個の命令
復号器22.23を前記制御装置3内のプログラム記憶
装置に接続し、それぞれ・の前記復号器22,23がプ
ロセッサ2の1つのグループへの命令ライン4,5に命
令を供給するようにしたことを特徴とする電子計算機方
式。 3 特許請求の範囲1あるいは2記載の電子計算機方式
において、マトリックス潤性のプロセッサ2の情報に対
する容量を有し、マトリックス潤性のこれらプロセッサ
2が並列に接続されたバッファ記憶装置6を具え、この
バッファ記憶装置6を制御電子計算機7に接続したこと
を特徴とする電子計算機方式。 4 特許請求の範囲2あるいは3記載の電子計算機方式
において、制御装置3が、復号機22,23によって制
御され、制御電子計算機7とプログラム記憶装置21と
バッファ記憶装置6とプロセッサ2との間のデータ路あ
るいは命令路を制御し、およびプロセッサの1つのグル
ープと相当する復号器22,23とにその都度共通な命
令ライン4゜5を制御するスイッチング・マトリックス
25を具えることを特徴とする電子計算機方式。 5 特許請求の範囲1から4記載のいずれかの電子計算
機方式において、第1バツフア記憶装置6と同じ容量を
有す名菓2バッファ記憶装置10を、第1バツフア記憶
装置が接続されている第1マトリックス端行とは反対の
位置に配置されている第2マトリックス端行のプロセッ
サ2に接続して、第1バツフア記憶装置のみが制御電子
計算機7からの入力データを受信し第2バツフア記憶装
置のみが出力データを制御電子計算機に伝送し、第1バ
ツフア記憶装置から新しいデータを、第1バツフア記憶
装置に接続された第1マトリックス端行のプロセッサに
並列の形で入力し、続いて他のプロセッサに段階状に入
力する場合には、プロセッサに記憶されたデータを、適
切に連続する引き継ぎ命令によって、第2マトリックス
端行のプロセッサまで同時に段階状に伝送し、第2バツ
フア記憶装置へ並列の形で伝送するようにしたことを特
徴とする電子計算機方式。 6 特許請求の範囲5記載の電子計算機方式にお。 いて、バッファ記憶装置6,1.0を別個のデータ・ラ
イン13,14を経て制御電子計算機7に接続したこと
を特徴とする電子計算機方式。 7 特許請求の範囲1から6記載のいずれかの電子計算
機方式において、第1および第2マトリツ。 クス潤性のプロセッサ12を処理ステップを実行しない
記憶装置のみとしたことを特徴とする電子計算機方式。 8 特許請求の範囲1から7記載のいずれかの電子計算
機方式において、各プロセッサ2が、プロ、セッサ2の
1つのグループW、Sにその都度共通のシグナリング・
ライン8,9を経て制御装置3に供給される少くとも1
つのシグナリング信号を供給するようにしたことを特徴
とする電子計算機方式。 9 特許請求の範囲1から8記載のいずれかの電子計算
機方式において、マトリックス1が1つの行あるいは1
つの列のみを具えることを特徴とする電子計算機方式。 10特許請求の範囲1から9記載のいずれかの電4子計
算機方式において、マトリックス1を3次元とし、2つ
のグループに対するプロセッサ2の配列を隣りあうマト
リックス平面での同一マトリックス点が交互するように
したことを特徴とする電子計算機方式。 11 特許請求の範囲1から10記載のいずれかの電子
計算機方式において、各プロセッサ2が、複数の未知量
のための計算ステップを実行するに必、要な係数に対す
る記憶容量を有し、その都度1個のプロセッサ2のみを
相当する一定多数の未知量に対して設けるようにしたこ
とを特徴とする電子計算機方式。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19752503087 DE2503087C3 (de) | 1975-01-25 | 1975-01-25 | Netzwerk-Rechnersystem |
DE19752526811 DE2526811A1 (de) | 1975-06-16 | 1975-06-16 | Netzwerk-rechnersystem |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5199441A JPS5199441A (ja) | 1976-09-02 |
JPS5819098B2 true JPS5819098B2 (ja) | 1983-04-16 |
Family
ID=25768401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51006388A Expired JPS5819098B2 (ja) | 1975-01-25 | 1976-01-24 | 電子計算機方式 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4065808A (ja) |
JP (1) | JPS5819098B2 (ja) |
FR (1) | FR2298831A1 (ja) |
GB (1) | GB1537504A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 1976-01-22 GB GB2483/76A patent/GB1537504A/en not_active Expired
- 1976-01-23 FR FR7601841A patent/FR2298831A1/fr active Granted
- 1976-01-24 JP JP51006388A patent/JPS5819098B2/ja not_active Expired
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