JPS59208731A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59208731A JPS59208731A JP58084337A JP8433783A JPS59208731A JP S59208731 A JPS59208731 A JP S59208731A JP 58084337 A JP58084337 A JP 58084337A JP 8433783 A JP8433783 A JP 8433783A JP S59208731 A JPS59208731 A JP S59208731A
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- JP
- Japan
- Prior art keywords
- film
- mask
- etching
- acid
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
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- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置、特にシリコンウェハにｐｎ接合１
で達する溝を設け、この溝内に露出したｐｎ接合を低融
点ガラス等で被覆して保膿した、いわゆるガラスパッシ
ベーション形の半導体装置の製造方法に関するものであ
る。
で達する溝を設け、この溝内に露出したｐｎ接合を低融
点ガラス等で被覆して保膿した、いわゆるガラスパッシ
ベーション形の半導体装置の製造方法に関するものであ
る。
近年、特に中小電力用の整流素子（ダイオード、トラン
ジスタ、サイリスタなど）においては、表面保護の大量
処理が容易であるところから、このよシナガラスパッシ
ベーション形の構成が主流となってきている。
ジスタ、サイリスタなど）においては、表面保護の大量
処理が容易であるところから、このよシナガラスパッシ
ベーション形の構成が主流となってきている。
例としてダイオードの場合についてその製造方法の一例
を説明すれば、第１図（ａ）に示したようにｎ形シリコ
ン基板（１）にｐ膨拡散層（２）および抵抗形接触を得
るためのｎ＋拡散層（３）を周知の拡散技術により形成
した後、写真製版技術により、一部にシリコン部の露出
した部分（４）を残して、硝酸−フッ酸系のシリコンエ
ツチング液に耐え得るシリコン酸化膜（Ｓｉ０２）、フ
ォトレジスト膜あるいはアルミニウムなどの金属膜から
なるマスク（５）を形成する。次に、シリコンのエツチ
ングを行々つでｐｎ接合（６）を溝（７）の内に露出さ
せる（このようなエツチングをメサエッチングと称する
几次いで、露出したｐｎＪ＃：合（６）の靜浄度に十分
な注意を払いながら、公知の低融点パッシベーション用
ガラス（８）を溝（７）に埋め込み、熱処理を行なって
ガラス化することにより、四回（ｂ）に示すような構造
を得る。その後真空蒸着またはメッキ等の方法により必
要な部分に電極（９）、（１０）を形成し、１点鎖線で
示した部分で切断すれば、多数個のダイオードが得られ
る。
を説明すれば、第１図（ａ）に示したようにｎ形シリコ
ン基板（１）にｐ膨拡散層（２）および抵抗形接触を得
るためのｎ＋拡散層（３）を周知の拡散技術により形成
した後、写真製版技術により、一部にシリコン部の露出
した部分（４）を残して、硝酸−フッ酸系のシリコンエ
ツチング液に耐え得るシリコン酸化膜（Ｓｉ０２）、フ
ォトレジスト膜あるいはアルミニウムなどの金属膜から
なるマスク（５）を形成する。次に、シリコンのエツチ
ングを行々つでｐｎ接合（６）を溝（７）の内に露出さ
せる（このようなエツチングをメサエッチングと称する
几次いで、露出したｐｎＪ＃：合（６）の靜浄度に十分
な注意を払いながら、公知の低融点パッシベーション用
ガラス（８）を溝（７）に埋め込み、熱処理を行なって
ガラス化することにより、四回（ｂ）に示すような構造
を得る。その後真空蒸着またはメッキ等の方法により必
要な部分に電極（９）、（１０）を形成し、１点鎖線で
示した部分で切断すれば、多数個のダイオードが得られ
る。
従来このような構造のダイオードは、いわゆるプレーナ
構造のものに比較してｉ、ｏｏｏｖ程度の耐圧を比較的
容易に達成でき、中小電力用整流素子の殆んどが現在こ
のような構造で量産されている。
構造のものに比較してｉ、ｏｏｏｖ程度の耐圧を比較的
容易に達成でき、中小電力用整流素子の殆んどが現在こ
のような構造で量産されている。
しかしながら、上述したような方法によりこのような構
造を形成する場合、特に電流容量の大きなダイオード（
ペレットサイズの大きなダイオード）では、メサエッチ
ング時に発生するピンホールのために、耐圧歩留りが低
下するという問題があった。また、さらに高い耐圧（１
、０００〜２，０００ｖ）を得ようとする場合には、ｐ
ｎ接合を横切る溝（７）の断面形状を改善するために当
該溝を深く掘ることが必要となるが、そのような場合、
上述したようなシリコン酸化膜等からなるマスクのみで
はシリコンエツチング液に耐えることができないという
問題があった。
造を形成する場合、特に電流容量の大きなダイオード（
ペレットサイズの大きなダイオード）では、メサエッチ
ング時に発生するピンホールのために、耐圧歩留りが低
下するという問題があった。また、さらに高い耐圧（１
、０００〜２，０００ｖ）を得ようとする場合には、ｐ
ｎ接合を横切る溝（７）の断面形状を改善するために当
該溝を深く掘ることが必要となるが、そのような場合、
上述したようなシリコン酸化膜等からなるマスクのみで
はシリコンエツチング液に耐えることができないという
問題があった。
本発明はこのような事情に鑑みてなされたもので、その
目的は、メサエッチング時のマスク効果を強化して、よ
り高耐圧のガラスパッシベーション形の半導体装置を製
造することが可能な半導体装置の製造方法を提供するこ
とにある。
目的は、メサエッチング時のマスク効果を強化して、よ
り高耐圧のガラスパッシベーション形の半導体装置を製
造することが可能な半導体装置の製造方法を提供するこ
とにある。
このような目的を達成するために、本発明は、メサエッ
チング時のマスクとして、シリコン酸化膜と耐酸性イン
ク膜とからなる２重構造のマスクを用いるものである。
チング時のマスクとして、シリコン酸化膜と耐酸性イン
ク膜とからなる２重構造のマスクを用いるものである。
以下、ダイオードの場合を例にとり、第２図を用いて本
発明の詳細な説明する。
発明の詳細な説明する。
はじめに、従来と同様の拡散法によりシリコン基板（１
）にｐ膨拡散層（２）および？拡散層（３）を形成した
後、両生面上にシリコン酸化膜（１１）を全面に形成す
る。次いで、従来周知の印刷法により、シリコン酸化膜
（１１）の上の所望領域にのみ、耐酸性インク膜（１２
）を形成する（第２図（ａ））。その後、この耐酸性イ
ンク膜（１２）をマスクとしてシリコン酸化膜（１１）
のエツチングを行なえば、耐酸性インク膜（１２）で被
覆された領域にのみ、シリコン酸化膜（１１）と耐酸性
インク膜（１２）とからなる２重構造のエツチングマス
ク（１３）が形成できる（第２図（ｂ））。
）にｐ膨拡散層（２）および？拡散層（３）を形成した
後、両生面上にシリコン酸化膜（１１）を全面に形成す
る。次いで、従来周知の印刷法により、シリコン酸化膜
（１１）の上の所望領域にのみ、耐酸性インク膜（１２
）を形成する（第２図（ａ））。その後、この耐酸性イ
ンク膜（１２）をマスクとしてシリコン酸化膜（１１）
のエツチングを行なえば、耐酸性インク膜（１２）で被
覆された領域にのみ、シリコン酸化膜（１１）と耐酸性
インク膜（１２）とからなる２重構造のエツチングマス
ク（１３）が形成できる（第２図（ｂ））。
そこで、このマスク（１３）を用いて従来と同様に硝酸
−フッ酸系のエツチング液によシメサエッチングを行な
ってｐｎ接合（６）に達する溝（７）を形成した後、パ
ッシベーション用ガラス（８）による表面保睦を施し、
さらに電極（９）、（１０）を形成することにより第１
図（ｂ）に示したと同様の構造が得られる。
−フッ酸系のエツチング液によシメサエッチングを行な
ってｐｎ接合（６）に達する溝（７）を形成した後、パ
ッシベーション用ガラス（８）による表面保睦を施し、
さらに電極（９）、（１０）を形成することにより第１
図（ｂ）に示したと同様の構造が得られる。
ここで、従来のマスク方法でエツチングを行なった場合
にピンホールが発生するのは、写真製版によシマスフを
形成する際に生じる微小な傷、シリコン酸化膜あるいは
金属膜等の膜質（欠陥）に起因するのであるから、上述
したような２重構造のマスクにすることにより、ピンホ
ールの発生率は飛躍的に低減される。なぜなら、２重構
造にした場合、両マスク層に発生する上記欠陥の部分が
相互に重なシ合う確率はほとんど零だからである。
にピンホールが発生するのは、写真製版によシマスフを
形成する際に生じる微小な傷、シリコン酸化膜あるいは
金属膜等の膜質（欠陥）に起因するのであるから、上述
したような２重構造のマスクにすることにより、ピンホ
ールの発生率は飛躍的に低減される。なぜなら、２重構
造にした場合、両マスク層に発生する上記欠陥の部分が
相互に重なシ合う確率はほとんど零だからである。
すなわち、仮に下層のシリコン酸化膜（１１）のある部
分に微小な欠陥があっても、その部分は上層の耐酸性イ
ンク膜（１２）によシカバーされ、上層の耐酸性インク
膜（１２）に欠陥がある場合には下層のシリコン酸化膜
（１１）でカバーされて、全体として完全なマスク効果
が発揮できる。
分に微小な欠陥があっても、その部分は上層の耐酸性イ
ンク膜（１２）によシカバーされ、上層の耐酸性インク
膜（１２）に欠陥がある場合には下層のシリコン酸化膜
（１１）でカバーされて、全体として完全なマスク効果
が発揮できる。
丑だ、シリコン酸化膜（１１）も耐酸性インク膜（１２
）も、いずれも従来よυシリコンエツチング液に耐する
マスクとして使用されていたものであるから、２重構造
にすることにより従来以上のマスク効果が得られること
も明白で、従来シリコン酸化膜捷たは耐酸性インク膜の
みをマスクとした方法ではエツチングにより形成できる
溝（７）の深さは約１００μｍが限界であったのに対し
、２重構造とすることＶＣより１５０〜１７０μｍ程度
の深さまでは問題なく形成できるようになった。
）も、いずれも従来よυシリコンエツチング液に耐する
マスクとして使用されていたものであるから、２重構造
にすることにより従来以上のマスク効果が得られること
も明白で、従来シリコン酸化膜捷たは耐酸性インク膜の
みをマスクとした方法ではエツチングにより形成できる
溝（７）の深さは約１００μｍが限界であったのに対し
、２重構造とすることＶＣより１５０〜１７０μｍ程度
の深さまでは問題なく形成できるようになった。
なお、上述した実施例のようにシリコン酸化膜を全面に
形成した上に耐酸性インク膜を選択的に形成し、それを
マスクとしてシリコン酸化膜をエツチングする方法をと
った場合には、上下のマスク層相互間に位置ずれを生じ
ることなく、２Ｍ構造のマスクが容易に高精度で形成で
きる。
形成した上に耐酸性インク膜を選択的に形成し、それを
マスクとしてシリコン酸化膜をエツチングする方法をと
った場合には、上下のマスク層相互間に位置ずれを生じ
ることなく、２Ｍ構造のマスクが容易に高精度で形成で
きる。
以上、ダイオードの場合を例に説明したが、本発明はこ
れに限定されるものではなく、トランジスタ、サイリス
ク等の製造に適用しても同様に有効である。
れに限定されるものではなく、トランジスタ、サイリス
ク等の製造に適用しても同様に有効である。
以上説明したように、本発明によれはメサエッチング用
のマスクをシリコン酸化膜と耐酸性インク膜とからなる
２重構造としたことにより、マスク効果を高め、より高
耐圧のガラスパッシベーション形の半導体装置を実現す
ることができる。
のマスクをシリコン酸化膜と耐酸性インク膜とからなる
２重構造としたことにより、マスク効果を高め、より高
耐圧のガラスパッシベーション形の半導体装置を実現す
ることができる。
第１図（ａ） 、 （ｂ）は従来の半導体装置の製造方
法を説明するための断面図、第２図（ａ＞ 、 （ｂ）
は本発明の一実施例を説明するための断面図である。 （１）・・・・ｎ形シリコン基板、（２）・・・・ｐ形
波散層、（３）・・・・ｎ＋拡散層、（６）・・・・ｐ
ｎ接合、（７）・・・・溝、（８）・・・・パッシベー
ション用ガラス、ｔｉｇ・・・・シリコン酸化膜、（１
２）・・・・耐酸性インク膜、（１３）・・・・２重構
造のマスク。 代理人 大岩増雄
法を説明するための断面図、第２図（ａ＞ 、 （ｂ）
は本発明の一実施例を説明するための断面図である。 （１）・・・・ｎ形シリコン基板、（２）・・・・ｐ形
波散層、（３）・・・・ｎ＋拡散層、（６）・・・・ｐ
ｎ接合、（７）・・・・溝、（８）・・・・パッシベー
ション用ガラス、ｔｉｇ・・・・シリコン酸化膜、（１
２）・・・・耐酸性インク膜、（１３）・・・・２重構
造のマスク。 代理人 大岩増雄
Claims (3)
- （１）第１導電形のシリコン半導体基板に第２導電形の
不純物を拡散して少なくとも１つ以上のｐｎ接合を形成
し、エツチングにより上記ｐｎ接合に達する溝を形成し
てこの溝部分により複数個の部分に分割するとともに、
当該溝部分に露出したｐｎ接合に表面保繰を施してなる
半導体装置の製造方法において、上記溝をエツチングに
より形成する際に、溝を形成しない領域を被覆するマス
クとしてシリコン酸化膜と耐熱性インク膜とからなる２
重構造のマスクを用いることを特徴とする半導体装置の
製造方法。 - （２）ｐｎ接合を形成した後、シリコン酸化膜を形成し
、その上に耐酸性インク膜を印刷法により選択的に形成
した後、当該耐酸性インク膜をマスクとしてシリコン酸
化膜をエツチングし、引続き当該シリコン酸化膜と耐酸
性インク膜とをマスクとしてシリコンエツチングを行な
って溝を形成することを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 - （３）清の深さを５０μｍ以上とすることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58084337A JPS59208731A (ja) | 1983-05-12 | 1983-05-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58084337A JPS59208731A (ja) | 1983-05-12 | 1983-05-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208731A true JPS59208731A (ja) | 1984-11-27 |
Family
ID=13827686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58084337A Pending JPS59208731A (ja) | 1983-05-12 | 1983-05-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19604405A1 (de) * | 1996-02-07 | 1997-08-14 | Itt Ind Gmbh Deutsche | Verfahren zum Vereinzeln von in einem Körper enthaltenen elektronischen Elementen |
-
1983
- 1983-05-12 JP JP58084337A patent/JPS59208731A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19604405A1 (de) * | 1996-02-07 | 1997-08-14 | Itt Ind Gmbh Deutsche | Verfahren zum Vereinzeln von in einem Körper enthaltenen elektronischen Elementen |
| DE19604405C2 (de) * | 1996-02-07 | 2002-10-10 | Micronas Gmbh | Verfahren zum Vereinzeln von in einem Körper enthaltenen elektronischen Elementen |
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