JPS59208672A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPS59208672A JPS59208672A JP8247883A JP8247883A JPS59208672A JP S59208672 A JPS59208672 A JP S59208672A JP 8247883 A JP8247883 A JP 8247883A JP 8247883 A JP8247883 A JP 8247883A JP S59208672 A JPS59208672 A JP S59208672A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
データの読出しと書込みを行なうベクトル処理装置に関
するものである。
するものである。
最近の科学の進歩により、大規模な規則的に並んだデー
タ(ベクトルデータ)に利し規則的な演算を高速に実行
するベクトル処理装置の需要が高まっている。とのベク
トル処理装置におけるベクトル演算においては、記憶装
置からベクトル要素データを順次読出し、ベクトル要素
データ間の演算を順次実行し、そして結果を記憶装置に
書込む過程に2いて、読出しと書込みに多くの時間を必
要とする。そこで高速に読出し書込み可能なベクトル要
素データ格納手段(以下ベクトルレジスタと称す)に前
記記憶装置からベクトル要素データを読出して保持し、
ベクトルレジスタからベクトル要素データを読出しおよ
び演算を実行してその結果をベクトルレジスタに格納す
ることによって。
タ(ベクトルデータ)に利し規則的な演算を高速に実行
するベクトル処理装置の需要が高まっている。とのベク
トル処理装置におけるベクトル演算においては、記憶装
置からベクトル要素データを順次読出し、ベクトル要素
データ間の演算を順次実行し、そして結果を記憶装置に
書込む過程に2いて、読出しと書込みに多くの時間を必
要とする。そこで高速に読出し書込み可能なベクトル要
素データ格納手段(以下ベクトルレジスタと称す)に前
記記憶装置からベクトル要素データを読出して保持し、
ベクトルレジスタからベクトル要素データを読出しおよ
び演算を実行してその結果をベクトルレジスタに格納す
ることによって。
ベクトル要素データ間の演算を高速化することが行われ
る。ところがプログラムの面から見た場合。
る。ところがプログラムの面から見た場合。
すべての対応するベクトル要素テ゛−タ間の演算を実行
するのではなく、たとえばY(I)(0→X (I)=
Y (I)+Z (I)というような条件文を含んだ
ループを実行する場合がある。このようなループは一般
的にはベクl−ル化できないが1次に説明するようなベ
クトルマスクデータを用いればベクトル化可能である。
するのではなく、たとえばY(I)(0→X (I)=
Y (I)+Z (I)というような条件文を含んだ
ループを実行する場合がある。このようなループは一般
的にはベクl−ル化できないが1次に説明するようなベ
クトルマスクデータを用いればベクトル化可能である。
第1図は上記のようなベクトル化可能な従来の実行例を
示した図で、囚に示す」:うに菱形の枠であられした論
理比較回路において、Y(I)の各要素データが正か負
かによって、正ならばO″負ならば1″というような条
件に応じたビット列(以下ベクトルマスクデータと称す
)を作成し。
示した図で、囚に示す」:うに菱形の枠であられした論
理比較回路において、Y(I)の各要素データが正か負
かによって、正ならばO″負ならば1″というような条
件に応じたビット列(以下ベクトルマスクデータと称す
)を作成し。
(1’J)に示すようにそのベクトルマスクデータに基
づいてマスクデータの各ビ/l−が′]″のときは演算
を実行し0″のときはもとの値を保持するように制御す
ることによって、ベクトル要素データ間の演算をベクト
ル化して効率よく実行することが可能である。ただ実際
には第1図の例のようなjl純なループは少なくほとん
どはY (I) (0かつZ (I) > o −>
x (I) = y (■) + z (■)というよ
うな二重あるいはそれ以上に条件文を含むループである
。
づいてマスクデータの各ビ/l−が′]″のときは演算
を実行し0″のときはもとの値を保持するように制御す
ることによって、ベクトル要素データ間の演算をベクト
ル化して効率よく実行することが可能である。ただ実際
には第1図の例のようなjl純なループは少なくほとん
どはY (I) (0かつZ (I) > o −>
x (I) = y (■) + z (■)というよ
うな二重あるいはそれ以上に条件文を含むループである
。
第2図は」1記のようなループの実行の一例を示した図
であって、y(I)のベクトル要素データとZ(■)の
ベクトル要素データから作成されたベクトルマスクデー
タどうしの論理演9−(以下マスク演算と称す。第2図
の例では各対応するビ、1・の論理積。)を実行し、新
たに作成されたベクトルマスクデータの制御によって(
B)に示すような形でループをベクトル化して演算を高
速化することが可能となっている。さらに複雑な条件文
をベクトル化して実行するためには、前記ベクトルレジ
スフのよう女ベク)・ル要素データから作成されたベク
トルマスクデータやマスクデータ間の演算結果を格納す
る手段(以下ベクトルマスクレジスタと称す)を備える
が、従来このベクトルマスクデータはベクトルレジスタ
とは独立に備えられ、ベクトル要素データ間の論理演算
と同様な論理演算を必要とするタスク演算もそれ専用の
演算回路がベクトル演算回路とは別に備えられていて、
・・−ドウエアが増加するという欠点があった。
であって、y(I)のベクトル要素データとZ(■)の
ベクトル要素データから作成されたベクトルマスクデー
タどうしの論理演9−(以下マスク演算と称す。第2図
の例では各対応するビ、1・の論理積。)を実行し、新
たに作成されたベクトルマスクデータの制御によって(
B)に示すような形でループをベクトル化して演算を高
速化することが可能となっている。さらに複雑な条件文
をベクトル化して実行するためには、前記ベクトルレジ
スフのよう女ベク)・ル要素データから作成されたベク
トルマスクデータやマスクデータ間の演算結果を格納す
る手段(以下ベクトルマスクレジスタと称す)を備える
が、従来このベクトルマスクデータはベクトルレジスタ
とは独立に備えられ、ベクトル要素データ間の論理演算
と同様な論理演算を必要とするタスク演算もそれ専用の
演算回路がベクトル演算回路とは別に備えられていて、
・・−ドウエアが増加するという欠点があった。
従って本発明の目的は、ベクトル処理装置においてベク
トル要素データ間の演算を、複雑な条件文を含むループ
の場合でもし/スフの構成が大きく成らず且つマスク演
算のための専用の演算回路を設けることなぐりこ行可能
であるようなベクトル処理装置6−をイ1)ようとする
ものである。
トル要素データ間の演算を、複雑な条件文を含むループ
の場合でもし/スフの構成が大きく成らず且つマスク演
算のための専用の演算回路を設けることなぐりこ行可能
であるようなベクトル処理装置6−をイ1)ようとする
ものである。
本発明は上記の目的を達成するために,ベクトルレジス
クトベクトルマスクレジスタの読出しと111込みの手
段(アクセス手段)を共用化してレジスタのデータの1
つとしてベクトル要素データやベクトルマスクr−りを
アクセスすることを可能にするとともに,マスク演算も
ベクトル演算回路の論理演多′11部を共用化して実行
でさるようにしだものである。
クトベクトルマスクレジスタの読出しと111込みの手
段(アクセス手段)を共用化してレジスタのデータの1
つとしてベクトル要素データやベクトルマスクr−りを
アクセスすることを可能にするとともに,マスク演算も
ベクトル演算回路の論理演多′11部を共用化して実行
でさるようにしだものである。
ずh二わち本発明によれば,ベクトルマスクデータの1
1’JI;出しと,l(込みを行なうベクトル処理装置
において.複数のベクトル要素データを保持する部分:
10・よび複数のベクトルマスクデータを保持する部分
を有する,複数個にアドレス可能な少なくとも1つのデ
ータ格納手段と,前記−ミクトルマスクデータを前記デ
ータ格納手段のデータの一部としてアクセスするアクセ
ス手段を備えていることを特徴とするベクトル処理装置
が得られる。
1’JI;出しと,l(込みを行なうベクトル処理装置
において.複数のベクトル要素データを保持する部分:
10・よび複数のベクトルマスクデータを保持する部分
を有する,複数個にアドレス可能な少なくとも1つのデ
ータ格納手段と,前記−ミクトルマスクデータを前記デ
ータ格納手段のデータの一部としてアクセスするアクセ
ス手段を備えていることを特徴とするベクトル処理装置
が得られる。
〔実施例その1〕
第3図は本発明の一実施例であるベクトル処理装置の構
成をプロ、りであられした図である。第3図において,
プログラムやデータを格納する記1、童装置1から読出
されたベクトル要素データaは入力スイッチ回路2に入
力され,4個のレジスフ3〜6のうち目的のレジスフが
選択されて該し/スフに格納される。入力スイッチ回路
2は入力される複数のデータaを同時に切)かえて該入
力データの目的とするレジスタへ出力する。レジスタ3
〜6はそれぞれ16個のべりトル要素データを格納する
ベクトルレジスタ部分31,4],5]。
成をプロ、りであられした図である。第3図において,
プログラムやデータを格納する記1、童装置1から読出
されたベクトル要素データaは入力スイッチ回路2に入
力され,4個のレジスフ3〜6のうち目的のレジスフが
選択されて該し/スフに格納される。入力スイッチ回路
2は入力される複数のデータaを同時に切)かえて該入
力データの目的とするレジスタへ出力する。レジスタ3
〜6はそれぞれ16個のべりトル要素データを格納する
ベクトルレジスタ部分31,4],5]。
61と2個のベクトルマスクデータを格納するベクトル
マスクレジスタ部分32,42,52。
マスクレジスタ部分32,42,52。
62から構成され,各部分への也込み或いは読出しはア
ドレス制御回路7によって制御される。このアドレス制
御回路7には,レジスフ3〜6をアクセスするアドレス
情報すおよびこのアドレス情報すがレジスタ3〜6のベ
クトルレジスタ部分31などをアクセスするものである
かベクトルマスクレジスタ部分32々どをアクセスする
ものであるのかを指示する指示信号Cが入力される。ア
ドレス制御回路7はこれら入力の内容に従ってレジスタ
3,4,5.6をアクセスするアトルス指示信号d、e
、f、gを出力し、レジスタ3,4゜5.6への書込み
と読出しを制御する。なおとのj混合アドレス指示・信
号d−gは個々に出力されるため8同時に複数のレジス
タがアクセスされる。
ドレス制御回路7によって制御される。このアドレス制
御回路7には,レジスフ3〜6をアクセスするアドレス
情報すおよびこのアドレス情報すがレジスタ3〜6のベ
クトルレジスタ部分31などをアクセスするものである
かベクトルマスクレジスタ部分32々どをアクセスする
ものであるのかを指示する指示信号Cが入力される。ア
ドレス制御回路7はこれら入力の内容に従ってレジスタ
3,4,5.6をアクセスするアトルス指示信号d、e
、f、gを出力し、レジスタ3,4゜5.6への書込み
と読出しを制御する。なおとのj混合アドレス指示・信
号d−gは個々に出力されるため8同時に複数のレジス
タがアクセスされる。
次にレジスタ3と4に格納されているベクトル要素デー
タの対応するデータ間の乗算結果をレジスタ5に格納す
る例を用いて1通常のベクトル化された演算の実行を説
明する。アドレス制御回路7にレジスタ3と11をアク
セスするアドレス情報aおよびレジスタ3と4のベクト
ルレジスタ部分をアクセスする指示信号Cが入力される
と、その出力としてレジスタ3に格納されているベクト
ル要素データ読出しのアドレスdとレジスタ4に格納さ
れているベクトル要素データ読出しのアドレスeが出力
される。この読出しアドレスdとeに基づいて、レジス
タ3と4の出力として対応するベクトル要素データhと
1が順次読出され、このベクトル要素データは出力スイ
ッチ回路8に入力される。この出力スイッチ回路8は、
任意のレジスタ3 、4− 、5 、6から出力されて
くる複数のデータh” + J + kを切換えて同時
に演算回路9〜11又は記憶装置1に送り出す機能を有
しているが、この場合出力としてデータ信号りを演算回
路の1つであるベクトル乗算回路9に送出する。
タの対応するデータ間の乗算結果をレジスタ5に格納す
る例を用いて1通常のベクトル化された演算の実行を説
明する。アドレス制御回路7にレジスタ3と11をアク
セスするアドレス情報aおよびレジスタ3と4のベクト
ルレジスタ部分をアクセスする指示信号Cが入力される
と、その出力としてレジスタ3に格納されているベクト
ル要素データ読出しのアドレスdとレジスタ4に格納さ
れているベクトル要素データ読出しのアドレスeが出力
される。この読出しアドレスdとeに基づいて、レジス
タ3と4の出力として対応するベクトル要素データhと
1が順次読出され、このベクトル要素データは出力スイ
ッチ回路8に入力される。この出力スイッチ回路8は、
任意のレジスタ3 、4− 、5 、6から出力されて
くる複数のデータh” + J + kを切換えて同時
に演算回路9〜11又は記憶装置1に送り出す機能を有
しているが、この場合出力としてデータ信号りを演算回
路の1つであるベクトル乗算回路9に送出する。
なお出力データ信号tは乗算のオ被ランドとなる2個の
データをベクトル乗算回路9に送るデータ幅を有してい
る。
データをベクトル乗算回路9に送るデータ幅を有してい
る。
ベクトル乗算回路9で実行された演算結果はマシンサイ
クルごとにデータ信号nとして出力され。
クルごとにデータ信号nとして出力され。
入力スイッチ回路2で切りかえられてレジスタ5のベク
トルレジスタ部分51に順次格納される。
トルレジスタ部分51に順次格納される。
レジスタ5への格納はアドレス制御回路7の出力の1つ
である書込みアドレスfによって制御される。すなわち
アドレス制御回路7にレジスタ5をアクセスするアト1
/ス情報すおよびレジスタ5のベクトルレジスタ部52
をアクセスする指示信号Cが入力されると吉込みアドレ
スfが出力される。
である書込みアドレスfによって制御される。すなわち
アドレス制御回路7にレジスタ5をアクセスするアト1
/ス情報すおよびレジスタ5のベクトルレジスタ部52
をアクセスする指示信号Cが入力されると吉込みアドレ
スfが出力される。
そしてこのアドレスfに基づきベクトルレジスタ部分5
1に順次結果が格納される。格納された演算結果をし7
スク5から読出して記憶装置1に格納する場合は、アド
レス制御回路7にはレジスタ5をアクセスするアドレス
情報すおよびレジスタ5のベクトルレジスタ部分51を
アクセスする指示信号Cが入力され、その出力の1つで
あるアドレス]11示信号fに基づいてレジスタ5のベ
クトル要素データがデータ信号Jとして出力され、出力
スイッチ回路8でテ゛−タ信号mに切シかえられて記憶
装置1に格納される。
1に順次結果が格納される。格納された演算結果をし7
スク5から読出して記憶装置1に格納する場合は、アド
レス制御回路7にはレジスタ5をアクセスするアドレス
情報すおよびレジスタ5のベクトルレジスタ部分51を
アクセスする指示信号Cが入力され、その出力の1つで
あるアドレス]11示信号fに基づいてレジスタ5のベ
クトル要素データがデータ信号Jとして出力され、出力
スイッチ回路8でテ゛−タ信号mに切シかえられて記憶
装置1に格納される。
以上ベクトル化された通常の乗算の例を説明したが、除
算や加算などの論理演算を実行する場合は、前記出力ス
イッチ回路8においてベクトル要素データの送り先をベ
クトル除算回路10やベクトル加3″l・論理演算回路
11に切シかえることによって同様に実行される。なお
データ信号p、qも前記データ信号tと同様2個のベク
トル要素データを送るデータ幅を1寺っている。
算や加算などの論理演算を実行する場合は、前記出力ス
イッチ回路8においてベクトル要素データの送り先をベ
クトル除算回路10やベクトル加3″l・論理演算回路
11に切シかえることによって同様に実行される。なお
データ信号p、qも前記データ信号tと同様2個のベク
トル要素データを送るデータ幅を1寺っている。
〔実施例その2〕
次に第2図で例示されているマスク演算の含まれるプロ
グラムルーゾを第3図の構成で実行する場合をデータの
流れにそって説明する。い丑レジスタ3のベクトルレジ
スタ部分31にはX (I)のベクトル要素データが、
レジスタ4のベクトルレジスタ部分41にばY (I)
のベクトル要素データが、レジスタ5のベクトルレジス
タ部分51にはZ (I)のベクトル要素データがそれ
ぞれ格納されていて。
グラムルーゾを第3図の構成で実行する場合をデータの
流れにそって説明する。い丑レジスタ3のベクトルレジ
スタ部分31にはX (I)のベクトル要素データが、
レジスタ4のベクトルレジスタ部分41にばY (I)
のベクトル要素データが、レジスタ5のベクトルレジス
タ部分51にはZ (I)のベクトル要素データがそれ
ぞれ格納されていて。
おのおのの要素数を8個とし1才たY(1)のベクトル
要素デ−タはレジスタ4のベクトルマスクレジスタ部分
42に、Z(I)のベクトルマスクデータはレジスタ5
のベクトルマスクレジスタ部分52に。
要素デ−タはレジスタ4のベクトルマスクレジスタ部分
42に、Z(I)のベクトルマスクデータはレジスタ5
のベクトルマスクレジスタ部分52に。
ヘクトルマスクデータ間の演算結果はレジスタ3のベク
トルマスクレジスタ部分32にそれぞれ格納されている
とする。
トルマスクレジスタ部分32にそれぞれ格納されている
とする。
最初にY (I)のベクトルマスクデータを作成する。
アドレス<1i1184回路7にレジスタ4をアクセス
するアドレス情報すおよびレジスタ4のベクI・ルレジ
スタ部4]をアクセスする指示信号Cが入力され。
するアドレス情報すおよびレジスタ4のベクI・ルレジ
スタ部4]をアクセスする指示信号Cが入力され。
アドレス指示信号eがレジスタ4に送られる。このアド
レス指示信号eに基づき、レジスタ4からベクトル要素
データ信号1が読出されてくる。とのベクトル要素デー
タ信号1は出力スイッチ回路8によって切シかえられて
データ信号qとしてベクトル加算・論理演算回路11に
入力される。ベクトル加勢、論理演算回路11において
は、入力されたデータ信号であるベク)/し要素データ
が負であるかそうでないかの条件と比較し、1ビツトず
つベクトルマスクアークの各ビットを作成し。
レス指示信号eに基づき、レジスタ4からベクトル要素
データ信号1が読出されてくる。とのベクトル要素デー
タ信号1は出力スイッチ回路8によって切シかえられて
データ信号qとしてベクトル加算・論理演算回路11に
入力される。ベクトル加勢、論理演算回路11において
は、入力されたデータ信号であるベク)/し要素データ
が負であるかそうでないかの条件と比較し、1ビツトず
つベクトルマスクアークの各ビットを作成し。
全マスクビット列のそろったところでベクトルマスクデ
ータ信号rとして入力スイッチ回路2に入力され、この
人力スイッチ回路2において格納すべきレジスタ4への
ベクトルマスクデータ信号Sに切りかえられる。このと
きアドレス制御回路7にレジスタ4をアクセスするアド
レス情報すおよびベクトルマスクレジスタ部分42をア
クセスする指示信号Cが入力されて、レジスタ4のべ/
)ルマスクレジスタ部分42への店込みアドレスがアド
レス指示信号eとして出力され、これに基づいて前記の
切りかえられたベクトルマスクアークSがレジスタ4の
ベクトルマスクレジスタ部分42に格納される。
ータ信号rとして入力スイッチ回路2に入力され、この
人力スイッチ回路2において格納すべきレジスタ4への
ベクトルマスクデータ信号Sに切りかえられる。このと
きアドレス制御回路7にレジスタ4をアクセスするアド
レス情報すおよびベクトルマスクレジスタ部分42をア
クセスする指示信号Cが入力されて、レジスタ4のべ/
)ルマスクレジスタ部分42への店込みアドレスがアド
レス指示信号eとして出力され、これに基づいて前記の
切りかえられたベクトルマスクアークSがレジスタ4の
ベクトルマスクレジスタ部分42に格納される。
つづいてZ (I)のベクトルマスクガータを、前8己
Y (I)の場合に準じて、レジスタ5からのZ (I
)を用いて作成し、レジスタ5のベクトルマスクレジス
タ部分52に格納する。
Y (I)の場合に準じて、レジスタ5からのZ (I
)を用いて作成し、レジスタ5のベクトルマスクレジス
タ部分52に格納する。
次にレジスタ4と5のベクI・ルマスクレジスタ部分4
2と52に格納されているベクトルマスクデータを読出
してこれらのベクトルマスクデータ間のマスク演算を実
行する。アドレスfli制御回路7にレジスタ4と5を
アクセスするアドレス情++a bおよびレジスタ4と
5のベクトルマスクレジスタ部分42と52をアクセス
する指示情死cが入力され、アドレス信号Cとしてレジ
スタ4に格納されているベクトルマスクデータ読出しア
ドレスが。
2と52に格納されているベクトルマスクデータを読出
してこれらのベクトルマスクデータ間のマスク演算を実
行する。アドレスfli制御回路7にレジスタ4と5を
アクセスするアドレス情++a bおよびレジスタ4と
5のベクトルマスクレジスタ部分42と52をアクセス
する指示情死cが入力され、アドレス信号Cとしてレジ
スタ4に格納されているベクトルマスクデータ読出しア
ドレスが。
またアドレス信号fとしてレジスタ5に格納されている
ベクトルマスクデータ読出しアドレスが出力される。こ
れらのアドレスに基づき、ベクトル要素データ読出しと
同様に、デジタルマスクデータ部分42からはY (I
)のベクトルマスクデータが。
ベクトルマスクデータ読出しアドレスが出力される。こ
れらのアドレスに基づき、ベクトル要素データ読出しと
同様に、デジタルマスクデータ部分42からはY (I
)のベクトルマスクデータが。
デジタルマスクデータ部分52からはZ (I)のベク
トルマスクデータが読出される。これらのデータ信号は
出力スイッチ回路8で切9かえられてベクトル加算・論
理演算回路11に送られ、ここでベクトルマスクデータ
間の論理演算と同様に論理積がとられる。結果のベクト
ルマスクデータはデータ43号rとして入力スイッチ回
路2に送られ、ここで切換えられてア゛−タ信号tとし
てレジスタ3に送られ、ベクトルマスクレンスタ部分3
2に次のようにして格納される。すなわち、アドレス制
御回路7vこレジスタ3をアクセスするアドレス情報す
お」二ヒベクトルマスクレーンスタB(+分32をアク
セスする指示信号Cが入力されて、レジスタ3のベクト
ルマスクレジスタ部分32への書込みアドレスがアドレ
ス信号dとして出力され、これに基づいて、ベクトル要
素データの格納と同様、ベクトルマスクデータtがレジ
スタ3に格納される。
トルマスクデータが読出される。これらのデータ信号は
出力スイッチ回路8で切9かえられてベクトル加算・論
理演算回路11に送られ、ここでベクトルマスクデータ
間の論理演算と同様に論理積がとられる。結果のベクト
ルマスクデータはデータ43号rとして入力スイッチ回
路2に送られ、ここで切換えられてア゛−タ信号tとし
てレジスタ3に送られ、ベクトルマスクレンスタ部分3
2に次のようにして格納される。すなわち、アドレス制
御回路7vこレジスタ3をアクセスするアドレス情報す
お」二ヒベクトルマスクレーンスタB(+分32をアク
セスする指示信号Cが入力されて、レジスタ3のベクト
ルマスクレジスタ部分32への書込みアドレスがアドレ
ス信号dとして出力され、これに基づいて、ベクトル要
素データの格納と同様、ベクトルマスクデータtがレジ
スタ3に格納される。
最後に前記レジスタ3に格納されているベクトルマスク
アークの制御による加算を実行する。すなわち、アドレ
ス制御回路7にレジスタ3をアクし セスするアドレス情報材およびベクトルマスクレジスタ されると,アドレス指示信号dとしてレジスタ3に格納
されているベクトルマスクアークの読出しアドレスが出
力される。このアドレスに基づいてベクトルマスクデー
タが読出され,出力スイッチ回路8によってデータ信号
qに切シかえられて刀[1算・論理演算回路11に送ら
れ,保持される。
アークの制御による加算を実行する。すなわち、アドレ
ス制御回路7にレジスタ3をアクし セスするアドレス情報材およびベクトルマスクレジスタ されると,アドレス指示信号dとしてレジスタ3に格納
されているベクトルマスクアークの読出しアドレスが出
力される。このアドレスに基づいてベクトルマスクデー
タが読出され,出力スイッチ回路8によってデータ信号
qに切シかえられて刀[1算・論理演算回路11に送ら
れ,保持される。
次にアドレス制御回路7にレジスタ4と5をアクセスす
るアドレス情I13 bおよびし/メタ4と5のベクト
ルレジスタ部分41と51をアクセスする指示信号Cが
入力されて,アドレス指示信号eとしてレジスタ4に格
納されているベクトル要素データ読出しアドレスが,ア
ドレス指示信号fとしてレジスタ5に格納されているベ
クトル要素データ読出しアドレスがそれぞれ出力される
。そしてこれらのアドレスに基づいてレジスタ4からは
Y (1)のベクトル要素データが、レジスタ5からは
Z(1)のベクトル要素データが読出され、出力スイッ
チ回路8で切りかえられてデータ信号qとしてベクトル
加算・論理演算回路11に送られる。このベクトル加算
・論理演算回路11では、順次送られてくるベクトル要
素データを保持していたベクトルマスクデータの対応す
るマヌクビノトと比較し、マスクビ/l−が1″ならば
演算を実行し。
るアドレス情I13 bおよびし/メタ4と5のベクト
ルレジスタ部分41と51をアクセスする指示信号Cが
入力されて,アドレス指示信号eとしてレジスタ4に格
納されているベクトル要素データ読出しアドレスが,ア
ドレス指示信号fとしてレジスタ5に格納されているベ
クトル要素データ読出しアドレスがそれぞれ出力される
。そしてこれらのアドレスに基づいてレジスタ4からは
Y (1)のベクトル要素データが、レジスタ5からは
Z(1)のベクトル要素データが読出され、出力スイッ
チ回路8で切りかえられてデータ信号qとしてベクトル
加算・論理演算回路11に送られる。このベクトル加算
・論理演算回路11では、順次送られてくるベクトル要
素データを保持していたベクトルマスクデータの対応す
るマヌクビノトと比較し、マスクビ/l−が1″ならば
演算を実行し。
” o ”ならば実行しないで結果をデータ信号rとし
て出力し、入力スイッチ回路2で切9かえデータ(W号
tとしてレジスタ3に格納する。この格納はアドレス制
御回路7によって制御される。すなわち、アドレス制御
回路7にレジスタ3をアクセスするアドレス情報すおよ
びレジスタ3のベクトルレフスタフ41S分32をアク
セスする指示信号Cが入力され、アドレス指示信号dに
基づいてデータ信−弓tとして演算結果が送られてきた
ときはレジスタ、3の対応するベクトル要素データを@
きかえ。
て出力し、入力スイッチ回路2で切9かえデータ(W号
tとしてレジスタ3に格納する。この格納はアドレス制
御回路7によって制御される。すなわち、アドレス制御
回路7にレジスタ3をアクセスするアドレス情報すおよ
びレジスタ3のベクトルレフスタフ41S分32をアク
セスする指示信号Cが入力され、アドレス指示信号dに
基づいてデータ信−弓tとして演算結果が送られてきた
ときはレジスタ、3の対応するベクトル要素データを@
きかえ。
演算結果が送られてこないときはレジスタ3の値をその
″I:、−1保持する。
″I:、−1保持する。
以上本発明の一実施例についてi:l” 、ill+に
益1] L /こが1本発明はこの実施例に限定される
ものでないことはいうまでもない。例えば各レジスタの
ベクトルレジスタ部分とベクトルマスクレジスタ11)
6分に格納する要素データ数は16個と2個に限定され
るものではなく、任意に選択できるものである。
益1] L /こが1本発明はこの実施例に限定される
ものでないことはいうまでもない。例えば各レジスタの
ベクトルレジスタ部分とベクトルマスクレジスタ11)
6分に格納する要素データ数は16個と2個に限定され
るものではなく、任意に選択できるものである。
又ベクトル要素データとその文・」応するベクトルマス
クデータは同一番号のレジスタに格納する心太はなく、
任意に選択できる。更にし/スタは4つに限られるもの
ではなく、これ」=り多くても少なくても、たとえば1
つであってもよい。
クデータは同一番号のレジスタに格納する心太はなく、
任意に選択できる。更にし/スタは4つに限られるもの
ではなく、これ」=り多くても少なくても、たとえば1
つであってもよい。
以上説明したように、ベク(・ルマスクデータとベクト
ル要素データをレジスタの同じ要素データとしてアクセ
スし、マスク演算にベクトル論理演算回路を共有する構
成をとることにより、ベクトルマスクデータをベクトル
要素データと同様に処理でき1寸だハードウェアを削減
できるという効果がある。
ル要素データをレジスタの同じ要素データとしてアクセ
スし、マスク演算にベクトル論理演算回路を共有する構
成をとることにより、ベクトルマスクデータをベクトル
要素データと同様に処理でき1寸だハードウェアを削減
できるという効果がある。
第1図および第21スは従来装置におけるル−ゾの実行
の2つの例を示す図であって、(A)はマスクデータ作
成を、 (B)はマスク1lili御による演多9をあ
られしておシ、第3図は本発明の一実施例の構成を示す
ブロック図である。 記号の説明゛1は記憶装置、2は入力スイノチ回路、
3 、4. 、5および6(7iし/スク、7はアドレ
ス!!j制御回路、8は出力スイッチ回路、9はベクト
ル乗算回路、]Oはベクトル乗算回路、IJはベクトル
加算 論理演算回路なそれぞれあられしている。
の2つの例を示す図であって、(A)はマスクデータ作
成を、 (B)はマスク1lili御による演多9をあ
られしておシ、第3図は本発明の一実施例の構成を示す
ブロック図である。 記号の説明゛1は記憶装置、2は入力スイノチ回路、
3 、4. 、5および6(7iし/スク、7はアドレ
ス!!j制御回路、8は出力スイッチ回路、9はベクト
ル乗算回路、]Oはベクトル乗算回路、IJはベクトル
加算 論理演算回路なそれぞれあられしている。
Claims (1)
- 1 ベクトルマスクデータの読出しと書込みを行なうベ
クトル処理装置において、複数のベクトル要素データを
保持する部分および複数のベクトルマスクデータを保持
する部分を有する複数個にアドレス「り能な少なくとも
1つのデータ格納手段と、前記ベクトルマスクデータを
前記データ格納手段のデータの一部としてアクセスする
アクセス手段を(I:!iえているととを特徴とするベ
クトル処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8247883A JPS59208672A (ja) | 1983-05-13 | 1983-05-13 | ベクトル処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8247883A JPS59208672A (ja) | 1983-05-13 | 1983-05-13 | ベクトル処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59208672A true JPS59208672A (ja) | 1984-11-27 |
Family
ID=13775615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8247883A Pending JPS59208672A (ja) | 1983-05-13 | 1983-05-13 | ベクトル処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59208672A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103988173A (zh) * | 2011-11-25 | 2014-08-13 | 英特尔公司 | 用于提供掩码寄存器与通用寄存器或存储器之间的转换的指令和逻辑 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5533280A (en) * | 1978-08-31 | 1980-03-08 | Fujitsu Ltd | Data processing system |
JPS5723174A (en) * | 1980-07-17 | 1982-02-06 | Fujitsu Ltd | Arithmetic system using mask register |
-
1983
- 1983-05-13 JP JP8247883A patent/JPS59208672A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5533280A (en) * | 1978-08-31 | 1980-03-08 | Fujitsu Ltd | Data processing system |
JPS5723174A (en) * | 1980-07-17 | 1982-02-06 | Fujitsu Ltd | Arithmetic system using mask register |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103988173A (zh) * | 2011-11-25 | 2014-08-13 | 英特尔公司 | 用于提供掩码寄存器与通用寄存器或存储器之间的转换的指令和逻辑 |
CN103988173B (zh) * | 2011-11-25 | 2017-04-05 | 英特尔公司 | 用于提供掩码寄存器与通用寄存器或存储器之间的转换的指令和逻辑 |
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