JPS59193060A - Semiconductor integrated circuit device - Google Patents
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- JPS59193060A JPS59193060A JP58065456A JP6545683A JPS59193060A JP S59193060 A JPS59193060 A JP S59193060A JP 58065456 A JP58065456 A JP 58065456A JP 6545683 A JP6545683 A JP 6545683A JP S59193060 A JPS59193060 A JP S59193060A
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- H01L21/8232—Field-effect technology
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、電極形成技術に関するものであり、特に、半
導体集積回路装置に備えた絶縁ゲート型電界効果トラン
ジスタの電極形成に利用して有効な技術に関するもので
ある。[Detailed Description of the Invention] [Technical Field] The present invention relates to an electrode formation technique, and in particular to a technique that is effective when used for electrode formation of an insulated gate field effect transistor included in a semiconductor integrated circuit device. It is.
絶縁ゲート型電界効未トランジスタ〔以下、Ｍ半導体集
積回路装置は、その動作時間の高速化およびその高集積
化の傾向にある。Insulated gate field effect transistors (hereinafter referred to as M semiconductor integrated circuit devices) tend to have faster operating times and higher integration.
前記高速化を実現するための技術的課題と七では、半導
体集積回路装置の動作時間を遅延させろ不要な寄生容量
および奇生抵抗、例えは、半導体基板とＭ、 Ｉ Ｓ
Ｆ Ｅ Ｔを構成する半導体領域との接合容量や半導体
領域と配線との接続による不要な抵抗等を低減させるこ
とがある。さらに、前記高集積化を実現するための技術
的課題としては、例えば、半導体集積回路装置の製造上
程における最小加工寸法が１〔μ＋ｎｌ程度になると生
ずる短チャンネル効果を防止させることがある。短チャ
ンネル効果とは、半導体集積回路装置を構成する半導体
基板とＭ Ｌ Ｓ Ｆ ＥＴを構成する半導体領域（ソ
ース領域およびドレイン領域ンとのｐｎ接合部から半導
体基板内に延びる空乏領域が、ＭＩ ５ＦＥＴを構成す
るゲート電極下部のチャンネル領域中央部に達するため
に、そのしきい値電圧に変動を生ずることをいう。この
ために、ＭＩ ５ＦＥＴを構成する半導体領域間が電気
的に導通状態になりやすく、本来の機能を果さなく〕よ
ってしまう。Technical issues for realizing the above-mentioned speed increase and seventh issue include delaying the operation time of the semiconductor integrated circuit device, unnecessary parasitic capacitance and parasitic resistance, for example, semiconductor substrate and M, IS.
Junction capacitance with the semiconductor region constituting the FET, unnecessary resistance due to connection between the semiconductor region and wiring, etc. may be reduced. Further, as a technical issue to achieve the above-mentioned high integration, there is, for example, prevention of the short channel effect that occurs when the minimum processing size in the manufacturing process of a semiconductor integrated circuit device becomes approximately 1 [μ+nl. The short channel effect is a depletion region extending into the semiconductor substrate from the pn junction between the semiconductor substrate constituting the semiconductor integrated circuit device and the semiconductor region (source region and drain region) constituting the MLS FET. MI 5FET reaches the center of the channel region below the gate electrode, causing fluctuations in its threshold voltage.For this reason, electrical conduction tends to occur between the semiconductor regions that make up the MI 5FET. , it will not be able to perform its original function].
前記技術的課題であった不要な寄生容量、不要な抵抗等
の低減および短チャンネル効果を防止するために、一手
段としてＭＩＳＦＥＴを構成する半導体領域の不純物濃
度を、例えば、１０１８〔原子側／Ｃｍｌ〕程度まで低
減させることが考えられる。In order to reduce unnecessary parasitic capacitance, unnecessary resistance, etc. and prevent short channel effects, which were the technical issues mentioned above, as a means to reduce the impurity concentration of the semiconductor region constituting the MISFET, for example, 1018 [atomic side/Cml ] It is conceivable to reduce the amount to a certain extent.
しかしながら、前記半導体領域はシリコン（Ｓｉ）材料
からなっており、該シリコン材料とＭＩＳＦＥＴの電極
となる金属材料（以下、電極材料という）との接触によ
って生じる抵抗値（以下、接触抵抗値という）が、前記
シリコン材料の不純物濃度の低下とともに、著しく増大
する。これは前記金属とシリコンとの接触で形成される
ショットキー接合部に２いて、印加電圧によりシリコン
中に伸びる空乏層の幅が前記不純物濃度の低下にともな
って大きく（深く）なり、この結果、トンネル効果によ
るキャリア伝導が少なくなることによる。However, the semiconductor region is made of silicon (Si) material, and the resistance value (hereinafter referred to as contact resistance value) caused by contact between the silicon material and the metal material (hereinafter referred to as electrode material) that becomes the electrode of the MISFET is , increases significantly as the impurity concentration of the silicon material decreases. This occurs at the Schottky junction formed by the contact between the metal and silicon, and the width of the depletion layer that extends into the silicon due to the applied voltage becomes larger (deeper) as the impurity concentration decreases, and as a result, This is due to less carrier conduction due to the tunnel effect.
一方、本発明者の実験、検討の結果、前記接触抵抗はシ
リコン材料と電極材料との間の電位障壁高さφＢ（−金
属材料の仕事関数φヮーシリコン材料の電子親和力Ｘ）
によることを発見した。また、ショットキー接合の形成
にはφ８に深い関係があることがわかった。On the other hand, as a result of the inventor's experiments and studies, the contact resistance is determined by the potential barrier height φB between the silicon material and the electrode material (-work function φ of the metal material - electron affinity X of the silicon material)
I discovered that. Furthermore, it was found that the formation of a Schottky junction is closely related to φ8.
以上のような知見に基づき、本発明者が検討した結果、
特に、ｎチャンネルＭＩＳＦＥＴとｎチャンネルＭＩＳ
ＦＥＴとによって構成される相補型の絶縁ゲート型電界
効果トランジスタ〔以下、ＣＭ Ｉ Ｓ （Ｏｏｎｐｌ
ｅｍｅｎｔａｒｙ Ｍｅｔａｌ、 ｉｎｓｕｌａｔｏｒ
Ｓｅｍｉｃｏｎｄｕｃ ｔｏｒ ）という〕を備えた半
導体集積回路装置において、ｐチャンイ・ルＭＩＳＦＥ
Ｔを構成するｐＷの半導体領域およびｎチャンネルＭＩ
ＳＦＥＴを構成するｎ型の半導体領域と接続される電極
材料が同一電極材料もしくは同一配線材料では、異なる
導電型の半導体領域との接触におけるそれぞれの電位障
壁高さを同時に低減することができないために、前記半
導体領域の不純物濃度が低減する傾向に対応して相方の
接触抵抗値を低下することが極めて困難であるという欠
点を明らかにした。従って、従来の電極形成技術では、
半導体集積回路装置の高速化および高集積化を向上する
ことができなかった。Based on the above knowledge, as a result of the inventor's study,
In particular, n-channel MISFET and n-channel MIS
A complementary insulated gate field effect transistor (hereinafter referred to as CMIS (Oonpl)) consisting of a FET and
elementary Metal, insulator
In a semiconductor integrated circuit device equipped with a p-channel MISFE
pW semiconductor region constituting T and n-channel MI
If the electrode material connected to the n-type semiconductor region constituting the SFET is the same electrode material or the same wiring material, it is not possible to simultaneously reduce the potential barrier height of each contact with the semiconductor region of different conductivity type. , revealed the drawback that it is extremely difficult to reduce the contact resistance value of the other side in response to the tendency of the impurity concentration in the semiconductor region to decrease. Therefore, with conventional electrode formation technology,
It has not been possible to improve the speed and integration of semiconductor integrated circuit devices.
本発明の目的は、半導体集積回路装置のシリコン材料と
それに接続される電極材料もしくは配線材料との接触抵
抗値を低減することが可能な電極形成技術を提供するこ
とにある。An object of the present invention is to provide an electrode forming technique that can reduce the contact resistance value between a silicon material of a semiconductor integrated circuit device and an electrode material or wiring material connected thereto.
本発明の他の目的は、特に、０Ｍｌ５を備えた半導体集
積回路装置において、前記目的を達成することである。Another object of the present invention is to achieve the above object, particularly in a semiconductor integrated circuit device equipped with 0Ml5.
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。The above and other objects and novel features of the present invention include:
It will become clear from the description herein and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を商単に説明ずれは、ｌ’記のとおりである。The outline of representative inventions disclosed in the present application will be explained in a commercially simple manner as described in section 1' below.
すなわち、半導体集積回路装置に備えたｉｓ、４ Ｊ
５ＦＥＴを構成する半導体領域の不純物濃度の低下によ
って生ずる当該半導体領域と電極材料もしくは配線材料
との接触抵抗値の増加を抑１ｔ１」するように、最適な
前記電極材料もし７くは配線材料を選択することによっ
て、前記目的を達成するものである。That is, is, 4 J provided in the semiconductor integrated circuit device
Selecting the optimum electrode material or wiring material so as to suppress an increase in contact resistance value between the semiconductor region and the electrode material or wiring material caused by a decrease in impurity concentration in the semiconductor region constituting the 5FET. By doing so, the above objective is achieved.
以下、一実施例とともに、不発明の詳細な説明する。 Hereinafter, the invention will be described in detail along with one embodiment.
本実施倒は、ｐチャンネルＭ Ｉ Ｓ １！” Ｅ ’
、１’とｎチャンネルＭＩＳＦＥＴとによって構成さｉ
ｔたＣＭＩｓを備えた半導体集積回路装置の電極形成技
術について説明する。This implementation is p-channel MIS 1! "E'
, 1' and an n-channel MISFET i
A technique for forming electrodes of a semiconductor integrated circuit device equipped with CMIs will be described.
第１図〜第９図は、本発明の一実施例を説明するための
各製造工程における半導体集積（ロ）路装置の要部断面
図である。1 to 9 are sectional views of essential parts of a semiconductor integrated circuit device in each manufacturing process for explaining one embodiment of the present invention.
なお、全図に分いて、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。Components having the same functions are designated by the same reference numerals throughout the drawings, and repeated explanations thereof will be omitted.
まず、第１図に示すように、シリコン単結晶からなるｎ
−型の半導体基板１を用意する。この半導体基板１には
、（１００）シリコン単結晶面において１０〜３０〔Ω
−ｃｍ ］程度の抵抗値を有するように、リン（Ｐ）イ
オン不純物が導入されている。First, as shown in Figure 1, an n
A - type semiconductor substrate 1 is prepared. This semiconductor substrate 1 has a resistance of 10 to 30 [Ω] in the (100) silicon single crystal plane.
Phosphorus (P) ion impurities are introduced so as to have a resistance value of about -cm2].
この後に、半導体基板１に熱処理を施し、半導体基板１
表面部に二酸化シリコン（Ｓ １０２ ）からなる絶縁
膜２を形成する。この後に、第２図に示すように、半導
体基板１０所定部分に○ＭＩＳを構成するためのｐ−型
のウェル（ｗｅｌｌ）領域３を形成する。このウェル領
域３の形成は、１×１０１２〜１×１０１３〔原子側／
Ｃｍｌ〕程度のボロン（Ｂ）イオン不純物を、１０〜５
０ ［ＫｅＶ］程度のエネルギを用いたイオン注入技術
によって絶縁膜２を介した半導体基板１表面部に導入し
、１０００〜１２００°Ｃ程度の引き伸し拡散を施せば
よし・。After this, the semiconductor substrate 1 is subjected to heat treatment, and the semiconductor substrate 1 is
An insulating film 2 made of silicon dioxide (S 102 ) is formed on the surface. After this, as shown in FIG. 2, a p-type well region 3 for configuring the OMIS is formed in a predetermined portion of the semiconductor substrate 10. The formation of this well region 3 is 1×1012 to 1×1013 [atomic side/
Cml] of boron (B) ion impurities,
It is sufficient to introduce the ions into the surface of the semiconductor substrate 1 through the insulating film 2 by an ion implantation technique using an energy of about 0 [KeV], and then perform stretching and diffusion at about 1000 to 1200°C.
第２図に示す工程の後に、第３図に示すように、ＭＩＳ
ＦＥＴを形成する部分以外の部分に、ＭＩＳＦＥＴ間を
電気的に分離するための絶縁膜（フィールド絶縁膜）４
を形成する。さらに、ｎ−型の半導体基板１に形成され
た絶縁膜４下部に、ＭＩＳＦＥＴ間をより電気的に分離
するためのｎ型のチャンネルストッパ領域５を形成し、
ｐ−型のウェル領域３に形成された絶縁膜４下邪に、Ｍ
、 ＩＳ Ｆ Ｅ Ｔ間をより電気的に分離するための
ｐ型のチャンネルストッパ領域６を形成する。After the process shown in Fig. 2, as shown in Fig. 3, the MIS
An insulating film (field insulating film) 4 for electrically isolating between MISFETs is provided in a part other than the part where the FET is formed.
form. Furthermore, an n-type channel stopper region 5 is formed below the insulating film 4 formed on the n-type semiconductor substrate 1 to further electrically isolate the MISFETs.
Underneath the insulating film 4 formed in the p-type well region 3, M
, a p-type channel stopper region 6 is formed to further electrically isolate the ISFETs.
第３図に示す工程の後に、ＭＩＳＦＥＴのゲート電極を
形成するための多結晶シリコンを全面に形成し、該多結
晶シリコンを低抵抗化するためにリン処理を施す。この
後に、多結晶シリコンにバターニングを施し、第４図に
示ずように、ｐチャンネルＭＩ ５ＦＥＴを構成するた
めのゲート電極７を形成し、ｎチャンネルＭ、 Ｉ Ｓ
Ｆ Ｅ Ｔを構成するためのゲート電極８を形成する
。After the step shown in FIG. 3, polycrystalline silicon for forming the gate electrode of the MISFET is formed on the entire surface, and phosphorus treatment is performed to lower the resistance of the polycrystalline silicon. After this, the polycrystalline silicon is buttered to form a gate electrode 7 for configuring a p-channel MI 5FET, as shown in FIG.
A gate electrode 8 for configuring FET is formed.
第４図に示す工程の後に、全面に熱処理を施し、ゲート
電極７およびゲート電極８を覆うような絶縁膜９を形成
する。この後に、ウェル領域３上部に耐エツチングおよ
び耐イオン注入のためのマスク１０を形成する。このマ
スク１０は、例えばホトレジスト膜を用いればよい。こ
のマスク１０を用いてｐチャンネルＭＩＳＦＥＴの半導
体領域（ソース領域およびドレイン領域）となる部分上
の絶縁膜２をエツチングによって除去し、開口部１１を
形成する。絶縁膜９および絶縁膜４は、絶縁膜２よりも
厚く形成されるために、絶縁膜２の除去によっては除去
されないようになっている。After the step shown in FIG. 4, the entire surface is subjected to heat treatment to form an insulating film 9 covering the gate electrodes 7 and 8. After this, a mask 10 for etching resistance and ion implantation resistance is formed above the well region 3. This mask 10 may be made of, for example, a photoresist film. Using this mask 10, the insulating film 2 on the portion that will become the semiconductor region (source region and drain region) of the p-channel MISFET is removed by etching to form an opening 11. Insulating film 9 and insulating film 4 are formed thicker than insulating film 2, so that they are not removed when insulating film 2 is removed.
この後に、第５図に示すように、前記開口部１１を介し
て半導体領域形成のためのｐ型の不純物１２を半導体基
板１表面部に導入する。半導体集積回路装置の高速化お
よび高集積化を図るべく、ＭＩＳＦｇＴを構成する半導
体領域の不純物濃度を例えばＩＸ］、Ｏ１′Ｃ原子個／
ＣｒＢ〕程度にする。Thereafter, as shown in FIG. 5, a p-type impurity 12 for forming a semiconductor region is introduced into the surface of the semiconductor substrate 1 through the opening 11. In order to increase the speed and integration of semiconductor integrated circuit devices, the impurity concentration of the semiconductor region constituting the MISFgT is set to, for example, IX], O1'C atoms/
CrB] level.
このために、例えばｌＸ１０１２〜ｌＸ１０′４〔原子
器／ＣｒＡ′３程度のポロン（Ｂ）イオンを、３０［Ｋ
ｅＶ’３程度のエネルギでイオン注入技術によって導入
する。For this purpose, for example, poron (B) ions of about lX1012 to lX10'4 [atomic organ/CrA'3
It is introduced by ion implantation technology at an energy of about eV'3.
第５図に示す工程の後に、前記マスク１０を除去し、ｎ
−型の半導体基板１上部に耐エツチング訃よび耐イオン
注入のためのマスク１３を形成する。このマスク１３は
、例えばホトレジス＋−＋換を用いれはよい。このマス
ク１３を用いてＩ〕ナヤンネルＭＩＳＦＥＴの半導体領
域（ソース領域およびドレイン領域）となる部分上の絶
縁膜２タエノチングによって除去し、開口部１４を形成
する。After the step shown in FIG. 5, the mask 10 is removed and n
A mask 13 for etching resistance and ion implantation resistance is formed on the - type semiconductor substrate 1 . This mask 13 may be made of, for example, photoresist. Using this mask 13, the insulating film 2 on the portion that will become the semiconductor region (source region and drain region) of the Nayan MISFET is removed by etching to form an opening 14.
この後に、第６図に示すように、前記開口部１４を介し
て半導体領域形成のためのｎ型の不純物Ｊ５をウェル領
域３表面部に導入する。このとき、半導体集積回路装置
の高速化および高集積化を図るべく、不純物濃度を例え
ば１×１０１ｆ″〔原子間／ｃｆｆｌ〕程度にするため
だ、例えばｌＸｌ０”〜ｌＸｌ０”Ｃ原子側／Ｃ賀〕程
度のヒ素（込Ｓ）イオン不純物を８０ ［Ｋ、ｅＶ 〕
程度のエネルギでイオン注入技術によって導入すればよ
い。Thereafter, as shown in FIG. 6, an n-type impurity J5 for forming a semiconductor region is introduced into the surface of the well region 3 through the opening 14. At this time, in order to increase the speed and integration of semiconductor integrated circuit devices, the impurity concentration is set to, for example, about 1×101f'' [interatomic/cffl], for example, lXl0'' to lXl0'' C atom side/C ] Arsenic (including S) ion impurity of 80 [K, eV]
It may be introduced by ion implantation technique with a certain amount of energy.
第６図に示す工程の後に、前記不純物Ｊ２を引き伸し拡
散しｐチャンネルＭＩＳＦＥＴを構成するためのｐ＋型
の半導体領域１６を形成すると同時に、前記不純物１５
を引き伸し拡散［２０チャンネルＭ、 Ｉ Ｓ Ｆ ｇ
Ｔを構成するためのｎ“型の半導体領域１７を形成す
る。これによって、半導体領域１６の半導体基板１表面
からの深さは、０．２５〜０．５〔μｍ〕程度に形成さ
れ、半導体領域１７のウェル領域３表面からの深さは、
０２５〜０．４〔μｍ〕程度に形成される。After the step shown in FIG. 6, the impurity J2 is stretched and diffused to form a p+ type semiconductor region 16 for forming a p-channel MISFET, and at the same time, the impurity J2 is
Stretch and diffuse [20 channels M, I S F g
An n" type semiconductor region 17 is formed for configuring the T. As a result, the depth of the semiconductor region 16 from the surface of the semiconductor substrate 1 is formed to be about 0.25 to 0.5 [μm], and the semiconductor region 16 is The depth of region 17 from the surface of well region 3 is
It is formed to have a thickness of about 0.025 to 0.4 [μm].
前記工程の後に、全面に絶縁膜】８を形成する。After the above steps, an insulating film 8 is formed on the entire surface.
この絶縁膜１８は、例えばリンシリケートガラス（ＰＳ
Ｇ）を用い、その膜厚は５０００〜６０００〔Ａ〕程度
である。このリンシリケートガラスは、多層化による起
伏部の成長を緩和し、配線のカバレッジを向上すること
ができる。この後に、ｐチャンネルＭＩＳＦＥＴの半導
体領域１６上部の絶縁膜１８を除去して、半導体領域１
６と後の工程によって形成される電極材料との接続のた
めの接続孔（コンタクトホール）１９を形成する。コノ
後に、本発明の一実施例によるプラーＦ’％＋（Ｐｔ）
の電極材料をスパッタ技術によって全面に形成し、４７
５［’Ｃ’１程度の熱処理を施す。これによって、シリ
コン材料よりなる半導体領域１６が露出する表面部にお
いて、プラチナシリサイド（ＰｔＳｉ）が形成される。This insulating film 18 is made of, for example, phosphosilicate glass (PS
G) is used, and its film thickness is about 5000 to 6000 [A]. This phosphosilicate glass can alleviate the growth of undulations caused by multilayering and can improve wiring coverage. After this, the insulating film 18 above the semiconductor region 16 of the p-channel MISFET is removed, and the semiconductor region 16 is removed.
A contact hole 19 is formed for connection between the electrode material 6 and the electrode material formed in a later step. After this, the puller F'%+(Pt) according to an embodiment of the present invention
An electrode material of 47 mm was formed on the entire surface by sputtering technique.
5 [Apply heat treatment to about 'C'1. As a result, platinum silicide (PtSi) is formed on the surface where the semiconductor region 16 made of silicon material is exposed.
この後に、王水を用いて洗浄を施すと、シリサイド化さ
れない部分のプラチナが除去され、第７図に示すように
、プラチナシリサイドの第１電極（導体層）２（）を形
成する。この第１電極２０とｐ型のシリコン材料よりな
る半導体領域１６との接触に２ける電位障壁高さφ６．
は、表１に示すように、０．２５［ｅＶ−、程度になる
。また、第１電極２０とｎ型のシリコン材料よりなる半
導体領域とを接触させた場合における電位障壁高さφＢ
Ｎは、ｐ型のシリコン材料よりなる半導体領域１６との
接触に訃ける電位障壁高さφｎｐに比べて、０．８５［
ｅＶ］程度と極めて高い。半導体領域の不純物濃度が１
×１０１′′〔原子個／ｃｍｌ〕程度以下になると、電
極材料もしくは配線材料との接触における電位障壁高さ
φ８に対してｅｘｐｏｎｅｎｔｉａｌ （指数関数的）
な依存性でそれらの接触部における接触抵抗値が増大す
る。従って、不実施例のように、ｐ型のシリコン材料よ
りなる半導体領域１６には、該半導体領域１６との接触
におけろ電位障壁高さφＢｐが可能な範囲に分いて小さ
くなるような例えばプラチナシリサイドからなる電極材
料を選択することによって、それらの接触抵抗値を低減
することができる。前記第１電極２ｏの膜厚は、０．１
〔μｍ〕程度でよい。After this, when cleaning is performed using aqua regia, the platinum in the portion that is not silicided is removed, and as shown in FIG. 7, a first electrode (conductor layer) 2 ( ) of platinum silicide is formed. The potential barrier height φ6.2 at the contact between the first electrode 20 and the semiconductor region 16 made of p-type silicon material is
As shown in Table 1, is approximately 0.25 [eV-]. Further, the potential barrier height φB when the first electrode 20 and the semiconductor region made of n-type silicon material are in contact with each other
N is 0.85[ compared to the potential barrier height φnp in contact with the semiconductor region 16 made of p-type silicon material.
eV], which is extremely high. The impurity concentration in the semiconductor region is 1
×101'' [atoms/cml] or less, the potential barrier height φ8 in contact with the electrode material or wiring material becomes exponential (exponential).
The contact resistance value at those contact points increases with this dependence. Therefore, as in the non-embodiment, the semiconductor region 16 made of p-type silicon material is made of, for example, platinum, which reduces the potential barrier height φBp as small as possible in contact with the semiconductor region 16. By selecting electrode materials made of silicide, their contact resistance values can be reduced. The film thickness of the first electrode 2o is 0.1
It may be on the order of [μm].
第７図に示す工程の後に、ウェル領域３に形成されたｎ
＋型の半導体領域１７上邪の絶縁膜１８を除去して、半
導体領域１７と後の工程によって形成される電極材料も
しくは配線材料との接続のための接続孔（コンタクトホ
ール）２１を形成スる。この後に、本発明の一実施例に
よるチタンとタングステンの合金（ＴｉＷ）の第２電極
材料もしくは第１配線材料（以下、第１配線材料という
）２２をスパッタ技術によって全面に例えば０．２〔μ
ｍ〕の膜厚で形成する。この第１配線材料２２はｎ型の
シリコン材料よりなる半導体領域１７と接触する。表１
に示すように、１０重食％（ｗｔ％）の′１゛ｌ を含
むＷの接触における電位障壁高さφＢＮは、０．５５［
ｅＶ］程度になる。まえ、第１配線材料２２とｐ型のシ
リコン材料よりなる半導体領域とを接触させた場合にお
ける電位障壁高さφＢＰは、ｎ型のシリコン材料よりな
る半導体領域１７どの接触における電位障壁高さφ、Ｎ
と等しくなる。After the process shown in FIG.
The insulating film 18 above the positive type semiconductor region 17 is removed to form a contact hole 21 for connecting the semiconductor region 17 to an electrode material or wiring material to be formed in a later step. . Thereafter, a second electrode material or a first wiring material (hereinafter referred to as first wiring material) 22 of titanium and tungsten alloy (TiW) according to an embodiment of the present invention is applied to the entire surface by sputtering, for example, by 0.2 [μ
m]. This first wiring material 22 is in contact with the semiconductor region 17 made of n-type silicon material. Table 1
As shown in , the potential barrier height φBN in the contact of W containing 10% (wt%) of '1゛l is 0.55[
eV]. First, the potential barrier height φBP when the first wiring material 22 and the semiconductor region made of p-type silicon material are in contact with each other is the potential barrier height φBP at which contact with the semiconductor region 17 made of n-type silicon material, N
is equal to
このように、本発明の一実施例によれば、ＣＭＩＳを備
えた半導体集積回路装置に分いて、ｎ型のシ１）コン材
料の接触における電位障壁高さφ。As described above, according to one embodiment of the present invention, in a semiconductor integrated circuit device equipped with a CMIS, the potential barrier height φ at the contact of n-type silicon 1) is determined.
の異なる少なくとも２種類の電極材料もしくは配線材料
を用い、電位障壁高さφ□の大きな一万の電極材料もし
くは配線材料をｎチャンネルＭＩＳＦＥＴを構成するｐ
型の半導体領域１６に形成し、電位障壁高さφ３の小さ
な他方の電極材料もしくは配線材料をｎチャンネルＭＩ
ＳＦＥＴを構成するｎ型の半導体領域１７に形成ずろこ
とによって、それらの接触抵抗値を同時に低減すること
ができる。An n-channel MISFET is constructed using at least two types of electrode materials or wiring materials with different potential barrier heights of φ□.
The other electrode material or wiring material with a small potential barrier height φ3 is formed in the semiconductor region 16 of the n-channel MI
By forming the n-type semiconductor region 17 constituting the SFET, the contact resistance values thereof can be reduced at the same time.
前記第１配線材料２２を形成する工程の後に、第８図に
示すように、本発明の一実施例による例えばアルミニウ
ム（Ａｌ）からなる第３電極材料もしくは第２配線材料
（以下、第２配線材料という）２３をスパッタ技術によ
って形成する。この第２配線材料２３は、半導体集積回
路装置の動作時間を低減するために、第１電極材料２０
および第１配線材料２２よりも低い抵抗値を有している
。第２配線材料２３の膜厚は、０．８〔μｍ〕程度でよ
い。After the step of forming the first wiring material 22, as shown in FIG. 23 (referred to as material) is formed by sputtering technology. This second wiring material 23 is applied to the first electrode material 23 in order to reduce the operating time of the semiconductor integrated circuit device.
and has a lower resistance value than the first wiring material 22. The film thickness of the second wiring material 23 may be about 0.8 [μm].
また、第２配線材料２３としては、アルミニウム・シリ
コン（Ａｌ−８ｉ）を用いると、半導体集積回路装置の
外部から侵入する微量な水分による汚染を抑制すること
ができる。Further, when aluminum silicon (Al-8i) is used as the second wiring material 23, contamination caused by trace amounts of moisture entering the semiconductor integrated circuit device from the outside can be suppressed.
第８図に示す工程の後に、ｎチャンネルＭＩＳＦＥＴお
よびｎチャンネルＭＩＳＦＥＴの電極もしくは配線を形
成するために、第２配線材料２３上の所定部に例えばホ
トレジスト膜による耐エツチングのためのマスクを形成
する。このマスクを用いて第２配線材料２３にエツチン
グを施し、第２配線２３Ａを形成し、該エツチングされ
た第２配線２３Ａをマスクとして第１配線材料２２にエ
ツチングを施し、第１配線２２Ａを形成する。このよう
に、本発明の一実施例によって、ｐチャンネルＭ Ｉ
Ｓ Ｆ Ｅ Ｔを構成する半導体領域１６には、該半導
体領域１６との接触における接触抵抗値を低減すること
が可能な第１電極２０と、第１配線２２Ａと、低抵抗値
の第２配線２３Ａとからなる第１配線部２４が形成され
る。さらに、ｎチャンネルＭＩＳＦＥＴを構成する半導
体領域ｊ７には、該半導体領域１７どの接触における接
触抵抗値を低減することが可能な第１配線２２Ａと、低
抵抗値の第２配線２３Ａとからなる第２配線部２５が形
成される。また、第１配線部２４に形成された第１配線
２２Ａは、半導体集積回路装置の製造上程に用いる種々
の熱処理温度が第１電極２０の溶融温度よりも高くなる
場合があるために、第１電極２０と第２配線２３との反
応による接触抵抗値の向上を防止するようになっている
。After the step shown in FIG. 8, an etching-resistant mask made of, for example, a photoresist film is formed on a predetermined portion of the second wiring material 23 in order to form the n-channel MISFET and the electrodes or wiring of the n-channel MISFET. The second wiring material 23 is etched using this mask to form a second wiring 23A, and the first wiring material 22 is etched using the etched second wiring 23A as a mask to form a first wiring 22A. do. Thus, according to one embodiment of the present invention, p-channel M I
The semiconductor region 16 constituting the SFET includes a first electrode 20 capable of reducing the contact resistance value in contact with the semiconductor region 16, a first wiring 22A, and a second wiring with a low resistance value. 23A is formed. Further, in the semiconductor region j7 constituting the n-channel MISFET, there is a first wiring 22A that can reduce the contact resistance value at which contact with the semiconductor region 17, and a second wiring 23A having a low resistance value. A wiring section 25 is formed. In addition, the first wiring 22A formed in the first wiring part 24 is formed in the first This is designed to prevent an increase in contact resistance due to a reaction between the electrode 20 and the second wiring 23.
前記第１配線部２４および第２配線部２５を形成する工
程の後に、第９図に示すように、バンシベーション膜２
６を全面に形成する。After the step of forming the first wiring part 24 and the second wiring part 25, as shown in FIG.
6 is formed on the entire surface.
これら一連の工程によって、本発明の一実施例の半導体
集積回路装置は完成する。Through these series of steps, a semiconductor integrated circuit device according to an embodiment of the present invention is completed.
以上説明したように、本発明によれば、ｐ型の半導体領
域からなるｐチャンネルＭＩＳＦＥＴとｎ型の半導体領
域からなるｎチャンネルＭ Ｉ Ｓ ＦＥＴとを有する
０Ｍｌ５を備えた半導体集積回路装置において、以下に
述べるような効果を得ることができる。As explained above, according to the present invention, in a semiconductor integrated circuit device equipped with an 0M15 having a p-channel MISFET made of a p-type semiconductor region and an n-channel MISFET made of an n-type semiconductor region, the following steps are performed. The effects described in can be obtained.
（１）ｎ型の半導体領域との接触における電位障壁高濱
がｐ型の半導体領域との接触における電位障壁高きより
小さくなるような第１配線をｎ型の半導体領域に形成し
、前記第１配線と同一材料の第１配線を上層配線としそ
の所定下部にｐ型の半導体領域との接触における電位障
壁高さがｎ型の半導体領域との接触における電位障壁高
さよりも小さくなるような第Ｊ電極（導体層）を形成し
、該第１電極をｐ型の半導体領域に形成することによっ
て、ｎ型の半導体領域と第」配線との接触抵抗値ならび
にｐ型の半導体領域と第１電極上部の第１配線との接触
抵抗値を同時に低減することができる。(1) A first wiring is formed in the n-type semiconductor region such that the potential barrier height in contact with the n-type semiconductor region is smaller than the potential barrier height in contact with the p-type semiconductor region, and the first wiring The first wiring is made of the same material as the upper layer wiring, and at a predetermined lower part thereof, there is a J electrode whose potential barrier height in contact with the p-type semiconductor region is smaller than the potential barrier height in contact with the n-type semiconductor region. (conductor layer) and the first electrode is formed in the p-type semiconductor region, the contact resistance between the n-type semiconductor region and the "th" wiring and the contact resistance between the p-type semiconductor region and the upper part of the first electrode are The contact resistance value with the first wiring can be reduced at the same time.
（２＋ ＜１１の効果によって、半導体集積回路装置
の動作時間の高速化および高集積化による短チャンネル
効果を抑制するために不純物濃度を低下する傾向にある
ｐ型の半導体領域およびｎ型の半導体領域と電極材料ま
たは配線材料との接触によって増大する接触抵抗値を抑
制することができる。(Due to the effect of 2+ <11, the impurity concentration tends to be lowered in p-type semiconductor regions and n-type semiconductor regions in order to suppress the short channel effect due to faster operation times and higher integration of semiconductor integrated circuit devices. It is possible to suppress the contact resistance value that increases due to contact between the electrode material or the wiring material.
（３） 前記第１配線上部に該第１配線材料および前
記電極材料よりも低抵抗値の第２配線を形成し、かつ、
その第２配線を半導体集積回路装置の主要配線とするこ
とによって、第１配線な半導体集積回路装置の主要配線
とした場合に比べて、配線抵抗を低減することができる
。(3) forming a second wiring having a lower resistance value than the first wiring material and the electrode material above the first wiring, and
By using the second wiring as the main wiring of the semiconductor integrated circuit device, wiring resistance can be reduced compared to when the first wiring is used as the main wiring of the semiconductor integrated circuit device.
（４）前記（１）〜（３）の効果により、不要な寄生容
量を低減し、電流の動作経路における抵抗値を低減もし
くは抵抗値の増加を抑制することができろ。従って、半
導体集積回路装置の動作時間の高速化を可能にすること
ができるという相乗効果を得ることができる。さらに、
不純物濃度の低下する傾向にあるｐ型の半導体領域およ
びｎ型の半導体領域と配線との接触抵抗値を抑制するこ
とができるので、短チャンネル効果を防止することがで
き、半導体集積回路装置の高集積化を可能にすることが
できる。(4) Due to the effects (1) to (3) above, it is possible to reduce unnecessary parasitic capacitance and reduce the resistance value or suppress the increase in resistance value in the current operating path. Therefore, a synergistic effect can be obtained in that the operating time of the semiconductor integrated circuit device can be increased. moreover,
Since it is possible to suppress the contact resistance value between the p-type semiconductor region and the n-type semiconductor region, which tend to have lower impurity concentrations, and the wiring, the short channel effect can be prevented, and the high performance of semiconductor integrated circuit devices can be suppressed. It can enable integration.
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定をれ
るものではなく、その要旨を逸脱しない範囲において種
々変更可能なことはいうまでもない。Above, the invention made by the present inventor has been specifically explained based on examples, but it goes without saying that the present invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof. Nor.
〈表１〉<Table 1>
第１図〜第９図は、本発明の一実施例を説明するための
各製造工程における半導体集積回路装置の要部断面図で
ある。
図中、１・・・半導体基板、２．４，９．１８・・・絶
縁膜、３・・・ウェル領域、５，６・・・チャンネルス
トッパ領域、７，８・・・ゲート電極、１０．１３・・
・マスク、１１．１４・・・開口部、１２・・・ｐ型の
不純物、１５・・・ｎ型の不純物、１６・・・ｐ型の（
第２）半導体領域、１７・・・ｎ型の（第１）半導体領
域、１９゜２１・・・接続孔、２０・・・第１を極、２
２・・・第１配線材料、２２Ａ・・・第１配線、２３・
・・第２配線材料、２３Ａ・・・第２配線、２４・・・
第１配線部、２５・・・第２配線！、２６・・・パッシ
ベーションｌ［’ある。1 to 9 are sectional views of essential parts of a semiconductor integrated circuit device in each manufacturing process for explaining an embodiment of the present invention. In the figure, 1... Semiconductor substrate, 2.4, 9.18... Insulating film, 3... Well region, 5, 6... Channel stopper region, 7, 8... Gate electrode, 10 .13...
・Mask, 11. 14... Opening, 12... P-type impurity, 15... N-type impurity, 16... P-type (
2nd) semiconductor region, 17...n-type (first) semiconductor region, 19°21...connection hole, 20...first as pole, 2
2...First wiring material, 22A...First wiring, 23.
...Second wiring material, 23A...Second wiring, 24...
First wiring section, 25...second wiring! , 26...passivation l[' exists.
Claims (1)
して使用される第１導電型の第１半導体領域を有する第
」チャンネル導電型の絶縁ゲート型電界効果トランジス
タと、ソース領域もしくはトンイン領域として使用され
る第１導電型と異なる第２導電型の第２半導体領域から
なる第２チヤンネル導電型の絶縁ゲート型電界効果トラ
ンジスタとを有する相補型の絶縁ゲート型電界効果トラ
ンジスタを備えた半導体集積回路装置において、前記第
１半導体領域との接触における電位障壁高さが第２半導
体領域との接触におけろ電位障壁高さよりも小さくなる
ような第１の金属材料よりなる第１配線を少なくとも１
つの前記第１半導体領域から延在するように設け、前記
第２半導体領域との接触における電位障壁高さが第１半
導体領域との接触における電位障壁高さよりも小さくな
るような第２の金属材料よりなる導体層を少なくとも１
つの前記第２半導体領域に設け、該導体層を介して、前
記第２半導体領域に接続された前記第１の金属材料から
なる第２配線を設けたことを特徴とする半導体集積回路
装置。 ２、半導体基板に、ソース領域もしくはドレイン領域と
して使用される第］導電型の第１半導体領域からなる第
１チヤンネル導電型の絶縁ゲート型電界効果トランジス
タと、ソース領域もしくはドレイン領域として使用され
る第１導電型と異なる第２導電型の第２半導体領域から
なる第２チヤンネル導電型の絶縁ゲート型電界効朱トラ
ンジスタとを有する相補型の絶縁ゲート型電界効果トラ
ンジスタを備えた半導体集積回路装置において、前記第
１半導体領域との接触におけろ電位障壁高さが第２半導
体領域との接触における電位障壁高さよりも小゛さくな
るような第１の金属材料より成る第１配線を少なくとも
１つの前記半導体領域から延在するように設け、前記第
２半導体領域との接触における電位障壁高さが第１半導
体領域との接触における電位障壁高さよりも小さくなる
ような第２の金属材料から成る導体層を少なくとも１つ
の前記第２半導体領域に設け、該導体層に接続されて延
在する前記第Ｊの金属材料から成る第２配線を設けて成
り、さらに、前記第１およびｍ１２の金属材料よりも低
抵抗値の第３の金属材料から成る導体層を前記第１およ
び第２配線上に形成して成ることを特徴とする半導体集
積回路装置。 ３ ％許請求の範囲第１項記載の半導体集積回路装置に
おいて、前記第１導電型をｎ型とし、前記第２導電型を
ｐ型とし、前記第１の金属材料は、チタンとタングステ
ンの合金からなり、前記第２の金属材料はプラチナシリ
サイドからなることを特徴とする半導体集積回路装置。 ４、特許請求の範囲第２項記載の半導体集積回路装置に
おいて、前記第；３の金属材料は、アルミニウムもしく
はアルミニウムを主体とする金属材料からなることを特
徴とする半導体集積回路装置。[Claims] 1. An insulated gate field effect transistor of a channel conductivity type, which has a first semiconductor region of a first conductivity type used as a source region or a drain region in a semiconductor substrate, and a source region. or a complementary insulated gate field effect transistor having a second channel conductivity type insulated gate field effect transistor comprising a second semiconductor region of a second conductivity type different from the first conductivity type used as a tunnel region; In the semiconductor integrated circuit device, a first wiring made of a first metal material such that a potential barrier height in contact with the first semiconductor region is smaller than a potential barrier height in contact with the second semiconductor region. at least 1
a second metal material extending from one of the first semiconductor regions, and having a potential barrier height in contact with the second semiconductor region smaller than a potential barrier height in contact with the first semiconductor region; At least one conductor layer consisting of
A semiconductor integrated circuit device, further comprising: a second wiring made of the first metal material provided in one of the second semiconductor regions and connected to the second semiconductor region via the conductor layer. 2. A first channel conductivity type insulated gate field effect transistor consisting of a first conductivity type first semiconductor region used as a source region or a drain region, and a first channel conductivity type insulated gate field effect transistor consisting of a first conductivity type first semiconductor region used as a source region or a drain region; In a semiconductor integrated circuit device comprising a complementary insulated gate field effect transistor having a second channel conductivity type insulated gate field effect transistor comprising a second semiconductor region of a second conductivity type different from the first conductivity type, At least one of the first wirings is made of a first metal material such that the potential barrier height in contact with the first semiconductor region is smaller than the potential barrier height in contact with the second semiconductor region. a conductor layer made of a second metal material that extends from the semiconductor region and has a potential barrier height in contact with the second semiconductor region that is smaller than a potential barrier height in contact with the first semiconductor region; is provided in at least one of the second semiconductor regions, and a second wiring made of the J-th metal material is provided that is connected to and extends from the conductor layer, and further includes a second wiring made of the J-th metal material that is more A semiconductor integrated circuit device, characterized in that a conductor layer made of a third metal material having a low resistance value is formed on the first and second wirings. 3% allowance In the semiconductor integrated circuit device according to claim 1, the first conductivity type is n-type, the second conductivity type is p-type, and the first metal material is an alloy of titanium and tungsten. A semiconductor integrated circuit device comprising: said second metal material comprising platinum silicide. 4. The semiconductor integrated circuit device according to claim 2, wherein the third metal material is made of aluminum or a metal material mainly composed of aluminum.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065456A JPS59193060A (en) | 1983-04-15 | 1983-04-15 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065456A JPS59193060A (en) | 1983-04-15 | 1983-04-15 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59193060A true JPS59193060A (en) | 1984-11-01 |
Family
ID=13287651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065456A Pending JPS59193060A (en) | 1983-04-15 | 1983-04-15 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193060A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447066A (en) * | 1987-04-15 | 1989-02-21 | Texas Instruments Inc | Construction of contact of semiconductor integrated circuit and its manufacture |
| JP2009152459A (en) * | 2007-12-21 | 2009-07-09 | Fujitsu Microelectronics Ltd | Method of manufacturing semiconductor device |
-
1983
- 1983-04-15 JP JP58065456A patent/JPS59193060A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447066A (en) * | 1987-04-15 | 1989-02-21 | Texas Instruments Inc | Construction of contact of semiconductor integrated circuit and its manufacture |
| JP2009152459A (en) * | 2007-12-21 | 2009-07-09 | Fujitsu Microelectronics Ltd | Method of manufacturing semiconductor device |
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