JP2009152459A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2009152459A JP2009152459A JP2007330345A JP2007330345A JP2009152459A JP 2009152459 A JP2009152459 A JP 2009152459A JP 2007330345 A JP2007330345 A JP 2007330345A JP 2007330345 A JP2007330345 A JP 2007330345A JP 2009152459 A JP2009152459 A JP 2009152459A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- region
- source
- tungsten
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
本発明は、半導体装置の製造方法に関し、特に、ゲート電極、ソース電極またはドレイン電極にタングステン(W)膜を用いた半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device using a tungsten (W) film for a gate electrode, a source electrode, or a drain electrode.
ゲート電極、ソース電極またはドレイン電極の低抵抗化を図る技術として、表面に自己整合的に金属シリサイド膜を形成する、いわゆるサリサイド(Self-Aligned Silicide)プロセスが知られている。サリサイドプロセスにおいてシリコン(Si)と反応させる金属材料としては、コバルト(Co)、チタン(Ti)、ニッケル(Ni)などが用いられている。 As a technique for reducing the resistance of a gate electrode, a source electrode, or a drain electrode, a so-called salicide (Self-Aligned Silicide) process is known in which a metal silicide film is formed on a surface in a self-aligned manner. Cobalt (Co), titanium (Ti), nickel (Ni), or the like is used as a metal material to be reacted with silicon (Si) in the salicide process.
サリサイドプロセスの場合、下地のシリコンと反応させるため、金属材料がソース/ドレイン拡散層を浸食していく。このため、半導体装置の微細化に伴い、ソース/ドレイン拡散層が薄くなっていくと、接合リークを増大させる懸念があった。また、ニッケルシリサイド(NiSi)を形成する場合、高抵抗でスパイク状のニッケルダイシリサイド(NiSi2)相が形成され、接合リーク電流がさらに増加する問題もあった。 In the salicide process, the metal material erodes the source / drain diffusion layer in order to react with the underlying silicon. For this reason, when the source / drain diffusion layer becomes thinner with the miniaturization of the semiconductor device, there is a concern of increasing junction leakage. Further, when nickel silicide (NiSi) is formed, there is a problem in that a spike-like nickel disilicide (NiSi 2 ) phase is formed with a high resistance and junction leakage current further increases.
ところで、サリサイドプロセスの代替手段として、ゲート電極とソース/ドレイン拡散層上に選択的にタングステン膜を成膜するプロセスが知られている(たとえば、非特許文献1参照)。タングステンは、ニッケルなどとは異なり、シリコンを浸食せずにソース/ドレイン拡散層上に成長させることができる。つまり、ソース/ドレイン拡散層をそのまま保持できるメリットがあり、特にソース/ドレイン拡散層が薄い場合に適しており、注目されている。
しかし、タングステン膜をCMOSFET(Complementary Metallic Oxide Semiconductor Field Effect Transistor)に用いた場合、以下のような問題があった。
図18は、CMOSFETにタングステン膜を形成する場合の各工程を示す断面図である。
However, when a tungsten film is used for a CMOSFET (Complementary Metallic Oxide Semiconductor Field Effect Transistor), there are the following problems.
FIG. 18 is a cross-sectional view showing each step when a tungsten film is formed on the CMOSFET.
まず、図18(A)に示すように、シリコン基板80に絶縁膜が充填されたSTI(Shallow Trench Isolation)81を形成し、nチャネル型MOSFET(以下nMOSと略す)領域82aとpチャネル型MOSFET(以下pMOSと略す)領域82bを画定した後、各領域にゲート絶縁膜83a,83b、ゲート電極84a,84b及び側壁絶縁膜85a,85bを形成する。その後、nMOS領域82aとpMOS領域82bに交互にイオン注入を施し、ソース/ドレイン拡散層86a,86bを形成する。
First, as shown in FIG. 18A, an STI (Shallow Trench Isolation) 81 filled with an insulating film is formed on a
次に、図18(B)に示すように、タングステン膜87をCVD(Chemical Vapor Deposition)を用いて、ゲート電極84a,84b及びソース/ドレイン拡散層86a,86b上に同時に選択的に成膜する。このとき、nMOS領域82aとpMOS領域82bとではタングステン膜87の成膜レートが異なり、nMOS領域82aよりもpMOS領域82bのほうが薄い膜厚になる。
Next, as shown in FIG. 18B, a
これにより、pMOS側のほうがnMOS側よりも、高抵抗となってしまう問題があった。
pMOS側のタングステン膜87の抵抗を低くするために、タングステン膜87の膜厚を厚くすると、今度はnMOS側で、ゲート電極84a上のタングステン膜87がソース/ドレイン拡散層86a上のものと、接触してしまう問題があった。
As a result, there is a problem that the pMOS side has a higher resistance than the nMOS side.
In order to reduce the resistance of the
そこで、本発明者らは、ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、nMOSとpMOS間での抵抗差を低減可能な半導体装置の製造方法を提供することを目的とする。 Accordingly, the present inventors have aimed to provide a semiconductor device manufacturing method capable of reducing a resistance difference between an nMOS and a pMOS in a semiconductor device using a tungsten film as a gate electrode, a source electrode or a drain electrode. To do.
上記目的を達成するために、以下のような工程を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するnチャネル型MOSFET及びpチャネル型MOSFETを形成する工程と、前記ゲート電極及び前記ソース/ドレイン拡散層上に、第1のタングステン膜を選択的に形成する工程と、前記第1のタングステン膜を覆うように、絶縁膜を形成する工程と、前記pチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、前記pチャネル型MOSFETの形成領域の前記第1のタングステン膜上に、第2のタングステン膜を選択的に形成する工程と、を有する。 In order to achieve the above object, a semiconductor device manufacturing method including the following steps is provided. The method for manufacturing a semiconductor device includes a step of forming an n-channel MOSFET and a p-channel MOSFET having a gate electrode and a source / drain diffusion layer on a semiconductor substrate, and the gate electrode and the source / drain diffusion layer. A step of selectively forming a first tungsten film; a step of forming an insulating film so as to cover the first tungsten film; and removing the insulating film in the formation region of the p-channel MOSFET. And a step of selectively forming a second tungsten film on the first tungsten film in the formation region of the p-channel MOSFET.
また、上記目的を達成するために、以下のような工程を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するnチャネル型MOSFET及びpチャネル型MOSFETを形成する工程と、前記ゲート電極及び前記ソース/ドレイン拡散層上に、第1のタングステン膜を選択的に形成する工程と、前記第1のタングステン膜を覆うように、絶縁膜を形成する工程と、前記nチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、前記nチャネル型MOSFETの形成領域の前記第1のタングステン膜を除去する工程と、前記nチャネル型MOSFETの前記ゲート電極及び前記ソース/ドレイン拡散層上に、第2のタングステン膜を選択的に形成する工程と、を有する。 In order to achieve the above object, a method of manufacturing a semiconductor device having the following steps is provided. The method for manufacturing a semiconductor device includes a step of forming an n-channel MOSFET and a p-channel MOSFET having a gate electrode and a source / drain diffusion layer on a semiconductor substrate, and the gate electrode and the source / drain diffusion layer. A step of selectively forming a first tungsten film; a step of forming an insulating film so as to cover the first tungsten film; and removing the insulating film in a formation region of the n-channel MOSFET. A step of removing the first tungsten film in the formation region of the n-channel MOSFET, and selecting a second tungsten film on the gate electrode and the source / drain diffusion layer of the n-channel MOSFET. Forming the same.
また、上記目的を達成するために、以下のような工程を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するnチャネル型MOSFET及びpチャネル型MOSFETを形成する工程と、前記ゲート電極及び前記ソース/ドレイン拡散層上に、タングステン膜を選択的に形成する工程と、前記タングステン膜を覆うように、絶縁膜を形成する工程と、前記pチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、前記pチャネル型MOSFETの形成領域の前記タングステン膜を除去する工程と、前記pチャネル型MOSFETの形成領域の前記ゲート電極及び前記ソース/ドレイン拡散層上に、シリサイド膜を形成する工程と、を有する。 In order to achieve the above object, a method of manufacturing a semiconductor device having the following steps is provided. The method for manufacturing a semiconductor device includes a step of forming an n-channel MOSFET and a p-channel MOSFET having a gate electrode and a source / drain diffusion layer on a semiconductor substrate, and the gate electrode and the source / drain diffusion layer. A step of selectively forming a tungsten film, a step of forming an insulating film so as to cover the tungsten film, a step of removing the insulating film in the formation region of the p-channel MOSFET, and the p-channel Removing the tungsten film in the formation region of the MOSFET, and forming a silicide film on the gate electrode and the source / drain diffusion layer in the formation region of the p-channel MOSFET.
ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、nMOSとpMOS間での抵抗差を低減できる。 In a semiconductor device using a tungsten film for a gate electrode, a source electrode, or a drain electrode, a resistance difference between an nMOS and a pMOS can be reduced.
以下、本実施の形態を図面を参照して詳細に説明する。
図1乃至図3は、第1の実施の形態の半導体装置の製造方法の各工程における断面図である。
Hereinafter, the present embodiment will be described in detail with reference to the drawings.
1 to 3 are cross-sectional views in each step of the semiconductor device manufacturing method according to the first embodiment.
まず、半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するnMOS及びpMOSを形成する工程を行う。たとえば、図1(A)に示すように、所定の導電型のウェル(図示せず)が形成されたシリコン基板10に、素子分離領域として、たとえば、シリコン酸化膜が充填されたSTI11を形成し、nMOS領域12aとpMOS領域12bを画定する。その後、各領域にゲート絶縁膜13a,13b、ゲート電極14a,14b及び側壁絶縁膜15a,15bを形成する。その後、nMOS領域12aとpMOS領域12bに交互にイオン注入を施し、ソース/ドレイン拡散層16a,16bを形成する。
First, an nMOS and a pMOS having a gate electrode and source / drain diffusion layers are formed on a semiconductor substrate. For example, as shown in FIG. 1A, an
ゲート絶縁膜13a,13bの材料は特に限定はされないが、たとえば、熱酸化法により、たとえば、2nm程度のシリコン酸化膜を形成する。
ゲート電極14a,14bは、ポリシリコン膜またはアモルファスシリコン膜を用いて、たとえば、CVD法により、100nm程度の膜厚で形成し、その後、イオン注入法によりドーパント不純物をポリシリコン膜またはアモルファスシリコン膜に導入したものを用いる。nMOSのゲート電極14aを形成する場合には、n型のドーパント不純物として、たとえば、リン(P)を用い、たとえば、加速電圧を5keV、ドーズ量を1×1016cm-2としてイオン注入する。pMOSのゲート電極14bを形成する場合には、p型のドーパント不純物として、たとえば、ボロン(B)を用い、たとえば、加速電圧を0.5keV、ドーズ量を5×1015cm-2としてイオン注入する。その後、フォトリソグラフィ及びドライエッチングにより、パターニングする。
The material of the
The
ソース/ドレイン拡散層16a,16bのうち、浅い不純物拡散領域であるエクステンション領域は、ゲート電極14a,14bのパターニング後に形成する。ゲート電極14a,14bをマスクとして、たとえば、イオン注入法により、ゲート電極14a,14bの両側のシリコン基板10に、ドーパント不純物を注入することにより形成する。nMOSを形成する場合、n型のドーパント不純物として、たとえば、砒素(As)を用い、たとえば、加速電圧を1keV,ドーズ量を1×1015cm-2としてイオン注入する。pMOSを形成する場合、p型のドーパント不純物として、たとえば、ボロンを用い、たとえば、加速電圧を0.5keV、ドーズ量を1×1015cm-2としてイオン注入する。
Of the source /
側壁絶縁膜15a,15bは、エクステンション領域形成後のシリコン基板10の全面に、たとえば、シリコン酸化膜を、CVD法により100nm形成し、その後、たとえば、RIE(Reactive Ion Etching)法により、異方性エッチングすることによって形成する。なお、側壁絶縁膜15a,15bは、シリコン酸化膜に限らず、他の絶縁膜を用いてもよい。
The
ソース/ドレイン拡散層16a,16bのうち、深い不純物拡散層は、ゲート電極14a,14b及び側壁絶縁膜15a,15bをマスクとして、たとえば、イオン注入法により、側壁絶縁膜15a,15bの両側のシリコン基板10にドーパント不純物を注入することにより形成する。nMOSを形成する場合、n型のドーパント不純物として、たとえば、リンを用い、加速電圧を8keV、ドーズ量を1×1016cm-2としてイオン注入する。pMOSを形成する場合、p型のドーパント不純物として、たとえば、ボロンを用い、加速電圧を5keV、ドーズ量を5×1015cm-2としてイオン注入する。その後、所定の温度で熱処理を行うことにより、不純物拡散領域に導入されたドーパント不純物を活性化する。
Of the source /
続いて、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ゲート電極14a,14bの表面及びソース/ドレイン拡散層16a,16bの表面に形成されている自然酸化膜(図示せず)を除去する。そして、タングステン膜17を、ゲート電極14a,14b、ソース/ドレイン拡散層16a,16b上に選択的に成膜する。タングステン膜17は、CVD法を用いて、たとえば、原料ガスを六フッ化タングステン(WF6)及びシラン(SiH4)として、成膜温度200〜400℃、圧力0.1〜10Paで、5〜40nm程度の膜厚で成膜する。このとき、成膜レートの違いによって、nMOS領域12aよりも、pMOS領域12bのほうが薄い膜厚になる。
Subsequently, natural oxide films (not shown) formed on the surfaces of the
さらに、タングステン膜17を覆うように、nMOS領域12a、pMOS領域12bに、エッチングストップシリコン酸化膜18と引張応力をもつシリコン窒化膜19を順に積層する。たとえば、CVD法を用いて、エッチングストップシリコン酸化膜18は、1〜20nm程度成膜し、シリコン窒化膜19は、10〜100nm程度成膜する。
Further, an etching stop
次に、nMOS領域12aをフォトレジストマスク(図示せず)でマスクして、ドライエッチングすることによって、図1(B)に示すように、pMOS領域12bのシリコン窒化膜19及びエッチングストップシリコン酸化膜18を除去する。
Next, by masking the
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、pMOS領域12bのゲート電極14bの表面及びソース/ドレイン拡散層16bの表面に形成されている自然酸化膜(図示せず)を除去する。
Thereafter, for example, a natural oxide film (not shown) formed on the surface of the
そして、図1(C)に示すように、タングステン膜20を、pMOS領域12bのゲート電極14b、ソース/ドレイン拡散層16b上のタングステン膜17上に選択的に成膜する。タングステン膜20は、CVD法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度200〜400℃、圧力0.1〜10Paで5〜40nm程度の膜厚で成膜する。
Then, as shown in FIG. 1C, a
このような工程によって、シリコン窒化膜19で覆われたままのnMOS領域12aには、タングステン膜20は成膜されず、pMOS領域12bのタングステン膜17上にのみ、所望の膜厚でタングステン膜20を成膜することができる。つまり、nMOS領域12aのタングステン膜17の膜厚と、pMOS領域12bのタングステン膜17,20による膜厚とを等しくすることが可能になる。
By such a process, the
続いて、図2(A)、図2(B)に示すように、タングステン膜20を覆うように、nMOS領域12aのシリコン窒化膜19、pMOS領域12b上に、エッチングストップシリコン酸化膜21と圧縮応力をもつシリコン窒化膜22を順に積層する。たとえば、CVD法を用いて、エッチングストップシリコン酸化膜21は、1〜20nm程度成膜し、シリコン窒化膜22は、20〜100nm程度成膜する。
Subsequently, as shown in FIGS. 2A and 2B, an etching stop
そして、pMOS領域12bをフォトレジストマスク(図示せず)でマスクして、ドライエッチングすることによって、図3に示すように、nMOS領域12aのシリコン窒化膜22及びエッチングストップシリコン酸化膜21を除去する。
Then, the
nMOSに対しては、引張応力をもつシリコン窒化膜19で覆うことで、チャネル領域に引張歪みを加えられ、高い電子移動度が実現でき、nMOSの動作速度の向上を図ることができる。pMOSに対しては、圧縮応力をもつシリコン窒化膜22で覆うことで、チャネル領域に圧縮歪みが加えられ、高いホール移動度が実現でき、pMOSの動作速度の向上を図ることができる。
By covering the nMOS with the
以上のような工程で作成した半導体装置において、タングステン膜のシート抵抗を測定した結果を以下に示す。
まず、比較例として、図18で示した工程で形成したタングステン膜87のシート抵抗を示す。
The result of measuring the sheet resistance of the tungsten film in the semiconductor device manufactured by the above process is shown below.
First, as a comparative example, the sheet resistance of the
図4は、図18の工程で形成したタングステン膜のシート抵抗を示す図であり、(A)はnMOSのシート抵抗、(B)はpMOSのシート抵抗を示す図である。
横軸はシート抵抗〔ohm/sq.〕、縦軸は累積確率〔%〕である。タングステン膜87は、長さ(L)100μm、幅(W)0.14μmで、ブランケットn型シリコン基板上で20nm成膜する条件で堆積させたものを測定した。
4A and 4B are diagrams showing the sheet resistance of the tungsten film formed in the process of FIG. 18, where FIG. 4A shows the sheet resistance of nMOS, and FIG. 4B shows the sheet resistance of pMOS.
The horizontal axis represents the sheet resistance [ohm / sq. The vertical axis represents the cumulative probability [%]. The
図4(A)のように、nMOSでのシート抵抗は20〔ohm/sq.〕以上、pMOSでのシート抵抗は150〔ohm/sq.〕以上であり、図4(B)のように、pMOSでのシート抵抗はnMOSに対して約7.5倍にも達した。 As shown in FIG. 4A, the sheet resistance in the nMOS is 20 [ohm / sq. As described above, the sheet resistance in the pMOS is 150 [ohm / sq. As shown in FIG. 4B, the sheet resistance of the pMOS has reached about 7.5 times that of the nMOS.
図5は、本実施の形態の工程で形成したタングステン膜のシート抵抗を示す図であり、(A)はnMOSのシート抵抗、(B)はpMOSのシート抵抗を示す図である。
横軸はシート抵抗〔ohm/sq.〕、縦軸は累積確率〔%〕である。タングステン膜17,20は、長さ(L)100μm、幅(W)0.11μmで、タングステン膜17,20ともブランケットn型シリコン基板上で30nm成膜する条件で堆積させたものを測定した。
5A and 5B are diagrams showing the sheet resistance of the tungsten film formed in the process of the present embodiment, where FIG. 5A shows the sheet resistance of nMOS, and FIG. 5B shows the sheet resistance of pMOS.
The horizontal axis represents the sheet resistance [ohm / sq. The vertical axis represents the cumulative probability [%].
図5(A)のように、nMOSでのシート抵抗は、4〔ohm/sq.〕以上、図5(B)のように、pMOSでのシート抵抗は、5〔ohm/sq.〕以上であった。すなわち、pMOSでのシート抵抗はnMOSに対して1.25倍であり、本実施の形態の半導体装置の製造方法によれば、pMOSにおいて、タングステン膜17,20の抵抗を下げることができ、nMOS,pMOS間の抵抗差を大幅に少なくできたことがわかった。
As shown in FIG. 5A, the sheet resistance in the nMOS is 4 [ohm / sq. As described above, as shown in FIG. 5B, the sheet resistance in the pMOS is 5 [ohm / sq. That is all. That is, the sheet resistance of the pMOS is 1.25 times that of the nMOS, and according to the method of manufacturing the semiconductor device of the present embodiment, the resistance of the
なお、STEM(Scanning Transmission Electron Microscope)測定を行った結果、図4の条件で形成したタングステン膜の膜厚は、nMOSで26.1nm、pMOSで11.8nmであり、膜厚差は、pMOSに対してnMOSが約2.2倍厚くなっていた。それに対して、図5の条件で形成した本実施の形態の半導体装置のタングステン膜の膜厚は、nMOSで40.4nmであるのに対して、pMOSでは31.4nmであり、膜厚差は、pMOSに対してnMOSが約1.25倍厚くなっていた。一般的に、pMOSとnMOS間での膜厚差の許容範囲は、約1.5倍以下であるので、1.25倍は許容範囲内である。 As a result of STEM (Scanning Transmission Electron Microscope) measurement, the film thickness of the tungsten film formed under the conditions shown in FIG. 4 is 26.1 nm for nMOS and 11.8 nm for pMOS. On the other hand, the nMOS was about 2.2 times thicker. On the other hand, the film thickness of the tungsten film of the semiconductor device of this embodiment formed under the conditions of FIG. 5 is 41.4 nm for nMOS, and 31.4 nm for pMOS. The nMOS was about 1.25 times thicker than the pMOS. Generally, the allowable range of the film thickness difference between the pMOS and the nMOS is about 1.5 times or less, so 1.25 times is within the allowable range.
次に、第2の実施の形態の半導体装置の製造方法を説明する。
第2の実施の形態の半導体装置の製造方法は、pMOSのソース/ドレイン拡散層とゲート電極にシリコンゲルマニウム(SiGe)を用いた例であり、その他は第1の実施の形態の半導体装置の製造方法とほぼ同様である。
Next, a method for manufacturing the semiconductor device according to the second embodiment will be described.
The method of manufacturing the semiconductor device of the second embodiment is an example in which silicon germanium (SiGe) is used for the source / drain diffusion layer and gate electrode of the pMOS, and the others are the methods of manufacturing the semiconductor device of the first embodiment. It is almost the same as the method.
図6乃至図9は、第2の実施の形態の半導体装置の製造方法の各工程における断面図である。
まず、第1の実施の形態の半導体装置の製造方法と同一の工程で、半導体基板上にnMOS及びpMOSの各領域を形成する。たとえば、図6(A)に示すように、シリコン基板30上に素子分離領域として、たとえば、シリコン酸化膜が充填されたSTI31を形成し、nMOS領域32aとpMOS領域32bを画定する。その後、各領域にゲート絶縁膜33a,33b、ゲート電極34a,34b及び側壁絶縁膜35a,35bを形成する。その後、nMOS領域32aとpMOS領域32bに交互にイオン注入を施し、ソース/ドレイン拡散層36a,36bを形成する。以上の工程における製造条件などは、第1の実施の形態の半導体装置の製造方法と同様であるので説明を省略する。
6 to 9 are cross-sectional views in each step of the method of manufacturing the semiconductor device according to the second embodiment.
First, nMOS and pMOS regions are formed on a semiconductor substrate by the same process as that of the semiconductor device manufacturing method of the first embodiment. For example, as shown in FIG. 6A, an
その後、nMOS領域32aとpMOS領域32bの全面に、たとえば、CVD法により、膜厚40nm程度のシリコン酸化膜37を形成する。続いて、図6(B)に示すように、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜37をパターニングして、nMOS領域32a上は残し、pMOS領域32b上は除去する。そして、パターニングしたシリコン酸化膜37をマスクとして、たとえば、RIE法により、シリコン酸化膜37に対して高い選択比でシリコン基板30をエッチングする。これにより、pMOS領域32bの側壁絶縁膜35bの両側のソース/ドレイン拡散層36b内に、たとえば、深さ50μmの凹部を形成する。なお、このとき、ポリシリコン膜またはアモルファスシリコン膜よりなるゲート電極34bの上部も若干エッチングで除去される。
Thereafter, a
次に、凹部が形成されたシリコン基板30の表面を、希フッ酸(たとえば、HF:H2O=5:100)を用いて、たとえば、5秒間クリーニングする。この後、図6(C)に示すように、シリコン酸化膜37をマスクとして、たとえば、CVD法により、ゲート電極34bの上部及びソース/ドレイン拡散層36bの上部の凹部内に、ドーパント不純物が導入されたシリコンゲルマニウム膜(Si1-xGex膜)38を選択的にエピタキシャル成長する。ドーパント不純物としては、たとえば、ボロンを用いる。ゲルマニウムの組成比xは、0<x<1の範囲で適宜設定することができる。
Next, the surface of the
シリコンゲルマニウムの格子定数がシリコンの格子定数より大きいため、pMOSのチャネル領域には圧縮歪みが加えられる。これにより、高いホール移動度が実現され、pMOSの動作速度の向上を図ることができる。 Since the lattice constant of silicon germanium is larger than that of silicon, compressive strain is applied to the channel region of the pMOS. As a result, high hole mobility is realized, and the operating speed of the pMOS can be improved.
次に、nMOS領域32aに形成されているシリコン酸化膜37をエッチング除去した後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ゲート電極34a,34bの表面及びソース/ドレイン拡散層36a,36bの表面に形成されている自然酸化膜(図示せず)を除去する。そして、図7(A)に示すように、タングステン膜39を、CVD法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度200〜400℃、圧力0.1〜10Paで、ゲート電極34a,34b及びソース/ドレイン拡散層36a,36b上に選択的に5〜40nm程度の膜厚で成膜する。
Next, after the
このとき、nMOS領域32aとpMOS領域32bでは成膜レートが異なり、nMOS領域32aよりもpMOS領域32bのほうが薄い膜厚になる。ここでは、nMOS領域32aのタングステン膜39の膜厚を最適値(たとえば、目標のシート抵抗になるような膜厚値)となるように成膜する。
At this time, the film formation rate is different between the
さらに、図7(B)に示すように、タングステン膜39を覆うように、nMOS領域32a、pMOS領域32bに、エッチングストップシリコン酸化膜40と引張応力をもつシリコン窒化膜41を順に積層する。たとえば、CVD法を用いて、エッチングストップシリコン酸化膜40は、1〜20nm程度成膜し、シリコン窒化膜41は、20〜100nm程度成膜する。
Further, as shown in FIG. 7B, an etching stop
次に、nMOS領域32aをフォトレジストマスク(図示せず)でマスクして、ドライエッチングすることで、図7(C)に示すように、pMOS領域32bのシリコン窒化膜41及びエッチングストップシリコン酸化膜40を除去する。
Next, the
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、pMOS領域32bのゲート電極34bの表面及びソース/ドレイン拡散層36bの表面に形成されている自然酸化膜(図示せず)を除去する。
Thereafter, for example, a natural oxide film (not shown) formed on the surface of the
そして、図8(A)に示すように、タングステン膜42を、pMOS領域32bのゲート電極34b、ソース/ドレイン拡散層36b上のタングステン膜39上に選択的に成膜する。タングステン膜42は、CVD法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度200〜400℃、圧力0.1〜10Paで5〜40nm程度の膜厚で成膜する。
Then, as shown in FIG. 8A, the
このような工程によって、シリコン窒化膜41で覆われたままのnMOS領域32aには、タングステン膜42は成膜されず、pMOS領域32bのタングステン膜39上にのみ、所望の膜厚でタングステン膜42を追加堆積することができる。これにより、最適値としたnMOS領域32aのタングステン膜39の膜厚と同程度にできる。
Through such a process, the
その後は、図8(B)に示すように、タングステン膜42を覆うように、nMOS領域32aのシリコン窒化膜41、pMOS領域32b上に、エッチングストップシリコン酸化膜43と圧縮応力をもつシリコン窒化膜44を順に積層する。たとえば、CVD法を用いて、エッチングストップシリコン酸化膜43は、1〜20nm程度成膜し、シリコン窒化膜44は、20〜100nm程度成膜する。
Thereafter, as shown in FIG. 8B, an etching stop
そして、図9に示すように、pMOS領域32bをフォトレジストマスク(図示せず)でマスクして、nMOS領域32aをドライエッチングすることによってnMOS領域32aのシリコン窒化膜44及びエッチングストップシリコン酸化膜43を除去する。
Then, as shown in FIG. 9, the
nMOSに対しては、引張応力をもつシリコン窒化膜41で覆うことで、チャネル領域に引張歪みを加えられ、高い電子移動度が実現でき、nMOSの動作速度の向上を図ることができる。pMOSに対しては、圧縮応力をもつシリコン窒化膜44で覆うことで、チャネル領域に圧縮歪みが加えられ、高いホール移動度が実現でき、pMOSの動作速度の向上を図ることができる。
By covering the nMOS with the
上記のように、第2の実施の形態の半導体装置の製造方法においても、第1の実施の形態の半導体装置の製造方法と同様に、pMOS領域32bのタングステン膜39上にタングステン膜42を選択的に追加堆積させることができるので、nMOS,pMOS間の抵抗差を少なくすることができる。
As described above, in the method of manufacturing the semiconductor device of the second embodiment, the
次に、第3の実施の形態の半導体装置の製造方法を説明する。
前述した第1及び第2の実施の形態の半導体装置の製造方法は、nMOS領域と比べて薄く形成されてしまうpMOS領域のタングステン膜を追加堆積させるものであった。これに対して、第3の実施の形態の半導体装置の製造方法は、nMOS領域とpMOS領域に同時にタングステン膜を形成する際、pMOS領域のタングステン膜を目的の厚さになるように形成し、厚くなりすぎるnMOS領域のタングステン膜を除去して、nMOS領域のみに再び目的の膜厚でタングステン膜を形成するものである。
Next, a method for manufacturing the semiconductor device of the third embodiment will be described.
In the semiconductor device manufacturing methods of the first and second embodiments described above, a tungsten film in the pMOS region that is formed thinner than the nMOS region is additionally deposited. In contrast, in the method of manufacturing the semiconductor device according to the third embodiment, when the tungsten film is simultaneously formed in the nMOS region and the pMOS region, the tungsten film in the pMOS region is formed to have a target thickness. The tungsten film in the nMOS region that is too thick is removed, and a tungsten film is formed again in the target film thickness only in the nMOS region.
図10乃至図13は、第3の実施の形態の半導体装置の製造方法の各工程における断面図である。
まず、第2の実施の形態の半導体装置の製造方法と同一の工程で、半導体基板上にnMOS及びpMOSの各領域を形成する。たとえば、図10(A)に示すように、シリコン基板50上に素子分離領域として、たとえば、シリコン酸化膜が充填されたSTI51を形成し、nMOS領域52aとpMOS領域52bを画定する。その後、各領域にゲート絶縁膜53a,53b、ゲート電極54a,54b及び側壁絶縁膜55a,55bを形成する。その後、nMOS領域52aとpMOS領域52bに交互にイオン注入を施し、ソース/ドレイン拡散層56a,56bを形成する。その後、pMOS領域52bのゲート電極54b及びソース/ドレイン拡散層56b上に、シリコンゲルマニウム膜57を形成する。以上の工程における製造条件などは、第2の実施の形態の半導体装置の製造方法と同様であるので説明を省略する。
10 to 13 are cross-sectional views in each step of the semiconductor device manufacturing method according to the third embodiment.
First, nMOS and pMOS regions are formed on a semiconductor substrate in the same process as the method of manufacturing the semiconductor device of the second embodiment. For example, as shown in FIG. 10A, an
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、ゲート電極54a,54bの表面及びソース/ドレイン拡散層56a,56bの表面に形成されている自然酸化膜(図示せず)を除去する。そして、図10(B)に示すように、タングステン膜58を、CVD法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度200〜400℃、圧力0.1〜10Paで、ゲート電極54a,54b及びソース/ドレイン拡散層56a,56b上に選択的に5〜40nm程度の膜厚で成膜する。
Thereafter, for example, natural oxide films (not shown) formed on the surfaces of the
このとき、nMOS領域52aとpMOS領域52bでは成膜レートが異なり、nMOS領域52aよりもpMOS領域52bのほうが薄い膜厚になる。ここでは、第1及び第2の実施の形態の半導体装置の製造方法と異なり、pMOS領域52bのタングステン膜58の膜厚を最適値となるように成膜する。
At this time, the film formation rate is different between the
さらに、図11(A)に示すように、タングステン膜58を覆うように、nMOS領域52a、pMOS領域52bにエッチングストップシリコン酸化膜59と圧縮応力をもつシリコン窒化膜60を順に積層する。たとえば、CVD法を用いて、エッチングストップシリコン酸化膜59は、1〜20nm程度成膜し、シリコン窒化膜60は、20〜100nm程度成膜する。
Further, as shown in FIG. 11A, an etching stop
次に、pMOS領域52bをフォトレジストマスク(図示せず)でマスクして、図11(B)に示すように、ドライエッチングすることで、nMOS領域52aのシリコン窒化膜60及びエッチングストップシリコン酸化膜59を除去する。
Next, the
そして、nMOS領域52aのゲート電極54a及びソース/ドレイン拡散層56a上に形成されたタングステン膜58を、硫酸過水、塩酸過水、アンモニア過水のいずれか、もしくはその組み合わせを用いた薬液処理で除去する。たとえば、硫酸過水を用いる場合の硫酸(H2SO4)の組成は、たとえば、50〜95%とし、塩酸過水における塩酸(HCl)の組成は、たとえば、0.1〜25%とし、アンモニア過水におけるアンモニア(NH4OH)の組成は、たとえば、0.1〜25%とし、薬液の温度はいずれの薬液処理も、たとえば、30〜150℃である。
Then, the
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、nMOS領域52aのゲート電極54aの表面及びソース/ドレイン拡散層56aの表面に形成されている自然酸化膜(図示せず)を除去する。
Thereafter, for example, a natural oxide film (not shown) formed on the surface of the
そして、図12(A)に示すように、タングステン膜61を、nMOS領域52aのゲート電極54a、ソース/ドレイン拡散層56a上に選択的に成膜する。タングステン膜61は、CVD法を用いて、たとえば、原料ガスを六フッ化タングステン及びシランとして、成膜温度200〜400℃、圧力0.1〜10Paで5〜40nm程度の膜厚で成膜する。
Then, as shown in FIG. 12A, a
このような工程によって、シリコン窒化膜60で覆われたままのpMOS領域52bには、タングステン膜61は成膜されず、nMOS領域52aにのみ、所望の膜厚でタングステン膜61を堆積することができる。これにより、最適値としたpMOS領域52bのタングステン膜58の膜厚と同程度にできる。
Through such a process, the
その後は、図12(B)に示すように、タングステン膜61を覆うように、pMOS領域52bのシリコン窒化膜60と、nMOS領域52a上に、エッチングストップシリコン酸化膜62と引張応力をもつシリコン窒化膜63を順に積層する。たとえば、CVD法を用いて、エッチングストップシリコン酸化膜62は、1〜20nm程度成膜し、シリコン窒化膜63は、20〜100nm程度成膜する。
Thereafter, as shown in FIG. 12B, the
そして、nMOS領域52aをフォトレジストマスク(図示せず)でマスクして、図13に示すように、pMOS領域52bをドライエッチングすることによってpMOS領域52bのシリコン窒化膜63及びエッチングストップシリコン酸化膜62を除去する。
Then, the
nMOSに対しては、引張応力をもつシリコン窒化膜63で覆うことで、チャネル領域に引張歪みを加えられ、高い電子移動度が実現でき、nMOSの動作速度の向上を図ることができる。pMOSに対しては、圧縮応力をもつシリコン窒化膜60で覆うことで、チャネル領域に圧縮歪みが加えられ、高いホール移動度が実現でき、pMOSの動作速度の向上を図ることができる。
By covering the nMOS with the
上記のように、第3の実施の形態の半導体装置の製造方法では、nMOS領域52aとpMOS領域52bに同時にタングステン膜58を形成する際、pMOS領域52bのタングステン膜58を目的の厚さになるように形成し、厚くなりすぎるnMOS領域52aのタングステン膜58は除去して、nMOS領域52aのみに再び目的の膜厚でタングステン膜61を形成する。これにより、nMOS領域52aのタングステン膜61が厚くなりすぎて、ゲート電極54a上のタングステン膜61とソース/ドレイン拡散層56aのタングステン膜61とが接触する恐れを少なくでき、pMOS領域52bのタングステン膜58と同程度の膜厚にすることができるので、nMOS,pMOS間の抵抗差を少なくすることができる。
As described above, in the method of manufacturing the semiconductor device according to the third embodiment, when the
なお、第3の実施の形態の半導体装置の製造方法では、第1の実施の形態の半導体装置の製造方法と同様に、pMOS領域52bのゲート電極54bと、ソース/ドレイン拡散層56上にシリコンゲルマニウム膜57を形成したが、第1の実施の形態の半導体装置の製造方法のように、シリコンゲルマニウム膜57を形成しないようにしてもよい。
In the semiconductor device manufacturing method of the third embodiment, silicon is formed on the
次に、第4の実施の形態の半導体装置の製造方法を説明する。
第4の実施の形態の半導体装置の製造方法は、nMOS領域とpMOS領域に同時にタングステン膜を形成する際、nMOS領域よりも薄くなるpMOS領域のタングステン膜を除去して、代わりにニッケルシリサイドを形成することで、nMOS,pMOS間の抵抗差を少なくするものである。
Next, a method for manufacturing the semiconductor device of the fourth embodiment will be described.
In the method of manufacturing a semiconductor device according to the fourth embodiment, when a tungsten film is simultaneously formed in an nMOS region and a pMOS region, the tungsten film in the pMOS region which is thinner than the nMOS region is removed, and nickel silicide is formed instead. By doing so, the resistance difference between the nMOS and the pMOS is reduced.
図14乃至図17は、第4の実施の形態の半導体装置の製造方法の各工程における断面図である。
図14(A)は、図7(C)に示した断面図と同じであり、この工程までは、第2の実施の形態の半導体装置の製造方法と同じである。次に、第2の実施の形態の半導体装置の製造方法では、pMOS領域32bのタングステン膜を追加堆積したが、第4の実施の形態の半導体装置の製造方法では、図14(B)に示すように、pMOS領域32bのタングステン膜39を除去する。
14 to 17 are cross-sectional views in each step of the semiconductor device manufacturing method according to the fourth embodiment.
FIG. 14A is the same as the cross-sectional view shown in FIG. 7C, and up to this step is the same as the semiconductor device manufacturing method of the second embodiment. Next, in the semiconductor device manufacturing method of the second embodiment, a tungsten film in the
タングステン膜39の除去は、硫酸過水、塩酸過水、アンモニア過水のいずれか、もしくはその組み合わせを用いた薬液処理で除去する。たとえば、硫酸過水を用いる場合の硫酸の組成は、たとえば、50〜95%とし、塩酸過水における塩酸の組成は、たとえば、0.1〜25%とし、アンモニア過水におけるアンモニアの組成は、たとえば、0.1〜25%とし、薬液の温度はいずれの薬液処理も、たとえば、30〜150℃である。
The
その後、たとえば、水素やアンモニアなどのプラズマ処理や希フッ酸処理により、pMOS領域32bのゲート電極34bの表面及びソース/ドレイン拡散層36bの表面に形成されている自然酸化膜(図示せず)を除去する。
Thereafter, for example, a natural oxide film (not shown) formed on the surface of the
次に、図15(A)に示すように、nMOS領域32aのシリコン窒化膜41とpMOS領域32bのゲート電極34b及びソース/ドレイン拡散層36bを覆うように、金属膜、たとえば、ニッケル膜70を、5〜30nm、ニッケル膜70の酸化防止膜として5〜30nmの窒化チタン(TiN)膜71をPVD(Physical Vapor Deposition)法によって成膜する。ここでニッケル膜70の成膜の際には、たとえば、白金(Pt)が1〜10atom%添加されたニッケルターゲットを用いたスパッタ法を用いてもよい。また、酸化防止膜として、たとえば、膜厚が5〜30nmのチタン膜を用いてもよい。
Next, as shown in FIG. 15A, a metal film, for example, a
次に、図15(B)に示すように、第1の熱処理、たとえば、200〜400℃を10〜300秒間行うことにより、pMOS領域32bのニッケル膜70と、ゲート電極34bの上部及びソース/ドレイン拡散層36bの上部と、を反応させ、シリサイド膜、たとえば、ダイニッケルシリサイド(Ni2Si)膜72を形成する。
Next, as shown in FIG. 15B, by performing a first heat treatment, for example, 200 to 400 ° C. for 10 to 300 seconds, the
次に、図16(A)に示すように、ニッケル膜70のうちの未反応の部分と、窒化チタン膜71を薬液処理で除去する。たとえば、硫酸過水、塩酸過水、アンモニア過水、王水のいずれか、もしくはその組み合わせを用いた薬液処理で除去する。たとえば、硫酸過水を用いる場合の硫酸の組成は、たとえば、50〜95%とし、塩酸過水における塩酸の組成は、たとえば、0.1〜25%とし、アンモニア過水におけるアンモニアの組成は、たとえば、0.1〜25%とし、薬液の温度はいずれの薬液処理も、たとえば、30〜150℃である。
Next, as shown in FIG. 16A, the unreacted portion of the
その後、たとえば、300〜500℃、10〜300秒で第2の熱処理を行い、ダイニッケルシリサイド膜72を相変態させて、図16(B)に示すように、ニッケルモノシリサイド(NiSi)膜73を形成する。
Thereafter, for example, a second heat treatment is performed at 300 to 500 ° C. for 10 to 300 seconds to cause the phase change of the die
このとき、シリコン窒化膜41で覆われたままのnMOS領域32aにはシリサイドは形成されず、pMOS領域32bにだけシリサイド膜を形成することができる。
次に、図17(A)に示すように、ニッケルモノシリサイド膜73と、nMOS領域32aのシリコン窒化膜41を覆うようにnMOS領域32a、pMOS領域32b上に、エッチングストップシリコン酸化膜74と圧縮応力をもつシリコン窒化膜75を順に積層する。たとえば、CVD法を用いて、エッチングストップシリコン酸化膜74は、1〜20nm程度堆積し、シリコン窒化膜75は、20〜100nm程度堆積する。
At this time, no silicide is formed in the
Next, as shown in FIG. 17A, an etching stop
そして、図17(B)に示すように、pMOS領域32bをフォトレジストマスク(図示せず)でマスクして、nMOS領域32aをドライエッチングすることによってnMOS領域32aのシリコン窒化膜75及びエッチングストップシリコン酸化膜74を除去する。
Then, as shown in FIG. 17B, the
nMOSに対しては、引張応力をもつシリコン窒化膜41で覆うことで、チャネル領域に引張歪みを加えられ、高い電子移動度が実現でき、nMOSの動作速度の向上を図ることができる。pMOSに対しては、圧縮応力をもつシリコン窒化膜75で覆うことで、チャネル領域に圧縮歪みが加えられ、高いホール移動度が実現でき、pMOSの動作速度の向上を図ることができる。
By covering the nMOS with the
上記のように、第4の実施の形態の半導体装置の製造方法では、nMOS領域32aとpMOS領域32bに同時にタングステン膜39を形成する際、nMOS領域32aよりも薄くなるpMOS領域32bのタングステン膜39を除去して、代わりにシリサイド膜(上記の例ではニッケルモノシリサイド膜73)を所望の膜厚で形成することで、pMOSの抵抗を下げることができ、nMOS,pMOS間の抵抗差を少なくすることができる。
As described above, in the method of manufacturing the semiconductor device according to the fourth embodiment, when the
なお、上記の説明では、比較的低い温度の熱処理でダイニッケルシリサイド膜72を形成した後、高温の熱処理でニッケルモノシリサイド膜73を形成しているが、1回の熱処理でニッケルモノシリサイド膜73を形成するようにしてもよい。
In the above description, the
また、上記の説明では、金属膜としてニッケル膜70を用いてニッケルモノシリサイド膜73を形成しているが、これに限定されない。たとえば、コバルト、タンタル(Ta)、レニウム(Re)、ジルコニウム(Zr)、チタン、ハフニウム(Hf)、タングステン、白金、クロム(Cr)、パラジウム(Pd)、バナジウム(V)及びニオビウム(Nb)のうち、いずれか1つまたはそれ以上の金属からなる金属膜を用いてもよい。
In the above description, the
そして、形成されるシリサイド膜も上記の金属の1つまたはそれ以上からなるシリサイド膜としてもよい。
また、保護膜も、窒化チタン膜71に限定されず、上記の金属または、その窒化物を用いてもよい。
The formed silicide film may be a silicide film made of one or more of the above metals.
Further, the protective film is not limited to the
なお、第4の実施の形態の半導体装置の製造方法では、第2の実施の形態の半導体装置の製造方法と同様に、pMOS領域32bのゲート電極34bと、ソース/ドレイン拡散層36b上にシリコンゲルマニウム膜38を形成しているが、第1の実施の形態の半導体装置の製造方法のように、シリコンゲルマニウム膜38を形成しなくてもよい。
In the semiconductor device manufacturing method of the fourth embodiment, silicon is formed on the
なお、上記の第2乃至第4の実施の形態の半導体装置の製造方法では、pMOSのソース/ドレイン拡散層とゲート電極上にシリコンゲルマニウム膜を形成した場合について説明したが、nMOSのソース/ドレイン拡散層とゲート電極上に、組成比xが0<x<1であるシリコンカーボン(Si1-xCx)膜を形成するようにしてもよい。 In the above-described semiconductor device manufacturing methods according to the second to fourth embodiments, the case where the silicon germanium film is formed on the source / drain diffusion layer and the gate electrode of the pMOS has been described. A silicon carbon (Si 1-x C x ) film having a composition ratio x of 0 <x <1 may be formed on the diffusion layer and the gate electrode.
また、エッチングストッパとして、エッチングストップシリコン酸化膜を用いているが、必ずしも必要ない。
(付記1) 半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するnチャネル型MOSFET及びpチャネル型MOSFETを形成する工程と、
前記ゲート電極及び前記ソース/ドレイン拡散層上に、第1のタングステン膜を選択的に形成する工程と、
前記第1のタングステン膜を覆うように絶縁膜を形成する工程と、
前記pチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、
前記pチャネル型MOSFETの形成領域の前記第1のタングステン膜上に、第2のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
Further, although an etching stop silicon oxide film is used as an etching stopper, it is not always necessary.
(Appendix 1) Forming an n-channel MOSFET and a p-channel MOSFET having a gate electrode and source / drain diffusion layers on a semiconductor substrate;
Selectively forming a first tungsten film on the gate electrode and the source / drain diffusion layer;
Forming an insulating film so as to cover the first tungsten film;
Removing the insulating film in the formation region of the p-channel MOSFET;
Selectively forming a second tungsten film on the first tungsten film in the formation region of the p-channel MOSFET;
A method for manufacturing a semiconductor device, comprising:
(付記2) 前記絶縁膜は引張応力膜であり、前記第2のタングステン膜を覆うように圧縮応力膜を形成する工程をさらに有することを特徴とする付記1記載の半導体装置の製造方法。 (Additional remark 2) The said insulating film is a tensile stress film | membrane, It further has the process of forming a compressive-stress film | membrane so that the said 2nd tungsten film may be covered, The manufacturing method of the semiconductor device of Additional remark 1 characterized by the above-mentioned.
(付記3) 半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するnチャネル型MOSFET及びpチャネル型MOSFETを形成する工程と、
前記ゲート電極及び前記ソース/ドレイン拡散層上に、第1のタングステン膜を選択的に形成する工程と、
前記第1のタングステン膜を覆うように、絶縁膜を形成する工程と、
前記nチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、
前記nチャネル型MOSFETの形成領域の前記第1のタングステン膜を除去する工程と、
前記nチャネル型MOSFETの前記ゲート電極及び前記ソース/ドレイン拡散層上に、第2のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(Appendix 3) Forming an n-channel MOSFET and a p-channel MOSFET having a gate electrode and source / drain diffusion layers on a semiconductor substrate;
Selectively forming a first tungsten film on the gate electrode and the source / drain diffusion layer;
Forming an insulating film so as to cover the first tungsten film;
Removing the insulating film in the formation region of the n-channel MOSFET;
Removing the first tungsten film in the n-channel MOSFET formation region;
Selectively forming a second tungsten film on the gate electrode and the source / drain diffusion layer of the n-channel MOSFET;
A method for manufacturing a semiconductor device, comprising:
(付記4) 前記絶縁膜は圧縮応力膜であり、前記第2のタングステン膜を覆うように引張応力膜を形成する工程をさらに有することを特徴とする付記3記載の半導体装置の製造方法。 (Additional remark 4) The said insulating film is a compressive-stress film | membrane, and further has the process of forming a tensile stress film so that the said 2nd tungsten film may be covered, The manufacturing method of the semiconductor device of Additional remark 3 characterized by the above-mentioned.
(付記5) 半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するnチャネル型MOSFET及びpチャネル型MOSFETを形成する工程と、
前記ゲート電極及び前記ソース/ドレイン拡散層上に、タングステン膜を選択的に形成する工程と、
前記タングステン膜を覆うように、絶縁膜を形成する工程と、
前記pチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、
前記pチャネル型MOSFETの形成領域の前記タングステン膜を除去する工程と、
前記pチャネル型MOSFETの形成領域の前記ゲート電極及び前記ソース/ドレイン拡散層上に、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(Appendix 5) Forming an n-channel MOSFET and a p-channel MOSFET having a gate electrode and source / drain diffusion layers on a semiconductor substrate;
Selectively forming a tungsten film on the gate electrode and the source / drain diffusion layer;
Forming an insulating film so as to cover the tungsten film;
Removing the insulating film in the formation region of the p-channel MOSFET;
Removing the tungsten film in the formation region of the p-channel MOSFET;
Forming a silicide film on the gate electrode and the source / drain diffusion layer in the formation region of the p-channel MOSFET;
A method for manufacturing a semiconductor device, comprising:
(付記6) 前記絶縁膜は引張応力膜であり、前記シリサイド膜を覆うように圧縮応力膜を形成する工程をさらに有することを特徴とする付記5記載の半導体装置の製造方法。
(付記7) 前記シリサイド膜形成に用いる金属膜は、ニッケル、コバルト、タンタル、レニウム、ジルコニウム、チタン、ハフニウム、タングステン、コバルト、白金、クロム、パラジウム、バナジウム及びニオビウムのうち、いずれか1つまたはそれ以上の金属からなることを特徴とする付記5または6記載の半導体装置の製造方法。
(Additional remark 6) The said insulating film is a tensile stress film | membrane, It further has the process of forming a compressive stress film so that the said silicide film may be covered, The manufacturing method of the semiconductor device of Additional remark 5 characterized by the above-mentioned.
(Supplementary Note 7) The metal film used for forming the silicide film is any one of nickel, cobalt, tantalum, rhenium, zirconium, titanium, hafnium, tungsten, cobalt, platinum, chromium, palladium, vanadium, and niobium, or The manufacturing method of a semiconductor device according to appendix 5 or 6, characterized by comprising the above metal.
(付記8) 前記金属膜上に、ニッケル、コバルト、タンタル、レニウム、ジルコニウム、チタン、ハフニウム、タングステン、コバルト、白金、クロム、パラジウム、バナジウム及びニオビウムのうち、いずれか1つまたはそれ以上の金属または、その窒化物からなる保護膜を堆積することを特徴とする付記7記載の半導体装置の製造方法。 (Appendix 8) On the metal film, any one or more of nickel, cobalt, tantalum, rhenium, zirconium, titanium, hafnium, tungsten, cobalt, platinum, chromium, palladium, vanadium and niobium or 8. A method of manufacturing a semiconductor device according to appendix 7, wherein a protective film made of the nitride is deposited.
(付記9) 前記シリサイド膜は、ニッケル、コバルト、タンタル、レニウム、ジルコニウム、チタン、ハフニウム、タングステン、コバルト、白金、クロム、パラジウム、バナジウム及びニオビウムのうち、いずれか1つまたはそれ以上の金属からなるシリサイドであることを特徴とする付記5乃至8のいずれか一項に記載の半導体装置の製造方法。 (Supplementary Note 9) The silicide film is made of any one or more of nickel, cobalt, tantalum, rhenium, zirconium, titanium, hafnium, tungsten, cobalt, platinum, chromium, palladium, vanadium, and niobium. 9. The method for manufacturing a semiconductor device according to any one of appendices 5 to 8, wherein the semiconductor device is silicide.
(付記10) 前記第1のタングステン膜または前記タングステン膜を除去する工程では、硫酸過水、塩酸過水、アンモニア過水のいずれか、もしくはその組み合わせを用いた薬液処理にて前記第1のタングステン膜または前記タングステン膜を除去することを特徴とする付記3乃至9のいずれか一項に記載の半導体装置の製造方法。 (Supplementary Note 10) In the step of removing the first tungsten film or the tungsten film, the first tungsten is obtained by chemical treatment using any one of sulfuric acid / hydrogen peroxide / aqueous ammonia or a combination thereof. The method for manufacturing a semiconductor device according to any one of appendices 3 to 9, wherein the film or the tungsten film is removed.
(付記11) 前記pチャネル型MOSFETまたはnチャネル型MOSFETまたはいずれの前記ゲート電極または前記ソース/ドレイン拡散層の上部に、組成比xが0<x<1であるSi1-xGex膜または組成比xが0<x<1であるSi1-xCx膜を形成することを特徴とする付記1乃至10のいずれか一項に記載の半導体装置の製造方法。 (Supplementary Note 11) An Si 1-x Ge x film having a composition ratio x of 0 <x <1 is formed on the p-channel MOSFET, the n-channel MOSFET, or any of the gate electrodes or the source / drain diffusion layers. 11. The method of manufacturing a semiconductor device according to any one of appendices 1 to 10, wherein a Si 1-x C x film having a composition ratio x of 0 <x <1 is formed.
(付記12) 前記絶縁膜は、窒化膜と酸化膜の積層であることを特徴とする付記1乃至11のいずれか一項に記載の半導体装置の製造方法。
(付記13) 前記ゲート電極は、ポリシリコンまたはアモルファスシリコンであることを特徴とする付記1乃至12のいずれか一項に記載の半導体装置の製造方法。
(Additional remark 12) The said insulating film is a lamination | stacking of a nitride film and an oxide film, The manufacturing method of the semiconductor device as described in any one of Additional remark 1 thru | or 11 characterized by the above-mentioned.
(Additional remark 13) The said gate electrode is polysilicon or amorphous silicon, The manufacturing method of the semiconductor device as described in any one of additional remark 1 thru | or 12 characterized by the above-mentioned.
10 シリコン基板
11 STI
12a nMOS領域
12b pMOS領域
13a,13b ゲート絶縁膜
14a,14b ゲート電極
15a,15b 側壁絶縁膜
16a,16b ソース/ドレイン拡散層
17,20 タングステン膜
18,21 エッチングストップシリコン酸化膜
19,22 シリコン窒化膜
10
Claims (7)
前記ゲート電極及び前記ソース/ドレイン拡散層上に、第1のタングステン膜を選択的に形成する工程と、
前記第1のタングステン膜を覆うように絶縁膜を形成する工程と、
前記pチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、
前記pチャネル型MOSFETの形成領域の前記第1のタングステン膜上に、第2のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming an n-channel MOSFET and a p-channel MOSFET having a gate electrode and a source / drain diffusion layer on a semiconductor substrate;
Selectively forming a first tungsten film on the gate electrode and the source / drain diffusion layer;
Forming an insulating film so as to cover the first tungsten film;
Removing the insulating film in the formation region of the p-channel MOSFET;
Selectively forming a second tungsten film on the first tungsten film in the formation region of the p-channel MOSFET;
A method for manufacturing a semiconductor device, comprising:
前記ゲート電極及び前記ソース/ドレイン拡散層上に、第1のタングステン膜を選択的に形成する工程と、
前記第1のタングステン膜を覆うように、絶縁膜を形成する工程と、
前記nチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、
前記nチャネル型MOSFETの形成領域の前記第1のタングステン膜を除去する工程と、
前記nチャネル型MOSFETの前記ゲート電極及び前記ソース/ドレイン拡散層上に、第2のタングステン膜を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming an n-channel MOSFET and a p-channel MOSFET having a gate electrode and a source / drain diffusion layer on a semiconductor substrate;
Selectively forming a first tungsten film on the gate electrode and the source / drain diffusion layer;
Forming an insulating film so as to cover the first tungsten film;
Removing the insulating film in the formation region of the n-channel MOSFET;
Removing the first tungsten film in the n-channel MOSFET formation region;
Selectively forming a second tungsten film on the gate electrode and the source / drain diffusion layer of the n-channel MOSFET;
A method for manufacturing a semiconductor device, comprising:
前記ゲート電極及び前記ソース/ドレイン拡散層上に、タングステン膜を選択的に形成する工程と、
前記タングステン膜を覆うように、絶縁膜を形成する工程と、
前記pチャネル型MOSFETの形成領域の前記絶縁膜を除去する工程と、
前記pチャネル型MOSFETの形成領域の前記タングステン膜を除去する工程と、
前記pチャネル型MOSFETの形成領域の前記ゲート電極及び前記ソース/ドレイン拡散層上に、シリサイド膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming an n-channel MOSFET and a p-channel MOSFET having a gate electrode and a source / drain diffusion layer on a semiconductor substrate;
Selectively forming a tungsten film on the gate electrode and the source / drain diffusion layer;
Forming an insulating film so as to cover the tungsten film;
Removing the insulating film in the formation region of the p-channel MOSFET;
Removing the tungsten film in the formation region of the p-channel MOSFET;
Forming a silicide film on the gate electrode and the source / drain diffusion layer in the formation region of the p-channel MOSFET;
A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007330345A JP5115181B2 (en) | 2007-12-21 | 2007-12-21 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007330345A JP5115181B2 (en) | 2007-12-21 | 2007-12-21 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009152459A true JP2009152459A (en) | 2009-07-09 |
JP5115181B2 JP5115181B2 (en) | 2013-01-09 |
Family
ID=40921240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007330345A Expired - Fee Related JP5115181B2 (en) | 2007-12-21 | 2007-12-21 | Manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5115181B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10177109B2 (en) | 2015-05-26 | 2019-01-08 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59193060A (en) * | 1983-04-15 | 1984-11-01 | Hitachi Ltd | Semiconductor integrated circuit device |
JPH04109617A (en) * | 1990-08-29 | 1992-04-10 | Fujitsu Ltd | Manufacture of semiconductor device |
JPH0697109A (en) * | 1992-09-16 | 1994-04-08 | Fujitsu Ltd | Semiconductor device |
JPH07122741A (en) * | 1993-10-21 | 1995-05-12 | Hitachi Ltd | Manufacture of semiconductor device |
JPH08115984A (en) * | 1994-10-17 | 1996-05-07 | Hitachi Ltd | Semiconductor device and its manufacture |
JP2007227565A (en) * | 2006-02-22 | 2007-09-06 | Fujitsu Ltd | Semiconductor device, and its manufacturing method |
-
2007
- 2007-12-21 JP JP2007330345A patent/JP5115181B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59193060A (en) * | 1983-04-15 | 1984-11-01 | Hitachi Ltd | Semiconductor integrated circuit device |
JPH04109617A (en) * | 1990-08-29 | 1992-04-10 | Fujitsu Ltd | Manufacture of semiconductor device |
JPH0697109A (en) * | 1992-09-16 | 1994-04-08 | Fujitsu Ltd | Semiconductor device |
JPH07122741A (en) * | 1993-10-21 | 1995-05-12 | Hitachi Ltd | Manufacture of semiconductor device |
JPH08115984A (en) * | 1994-10-17 | 1996-05-07 | Hitachi Ltd | Semiconductor device and its manufacture |
JP2007227565A (en) * | 2006-02-22 | 2007-09-06 | Fujitsu Ltd | Semiconductor device, and its manufacturing method |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10177109B2 (en) | 2015-05-26 | 2019-01-08 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP5115181B2 (en) | 2013-01-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7229871B2 (en) | Integrated circuit containing polysilicon gate transistors and fully silicidized metal gate transistors | |
KR101441553B1 (en) | Semiconductor device manufacturing method and semiconductor device | |
US7078285B1 (en) | SiGe nickel barrier structure employed in a CMOS device to prevent excess diffusion of nickel used in the silicide material | |
US8404535B2 (en) | Metal gate transistor and method for fabricating the same | |
KR101027107B1 (en) | Metal gate mosfet by full semiconductor metal alloy conversion | |
JP4144884B2 (en) | Manufacturing method of CMOS transistor | |
US8927422B2 (en) | Raised silicide contact | |
TW201034126A (en) | Dual high-k oxides with SiGe channel | |
WO2006017190A1 (en) | Forming dual metal complementary metal oxide semiconductor integrated circuits | |
WO2006020158A2 (en) | Planarizing a semiconductor structure to form replacement metal gates | |
JP2008263168A (en) | Semiconductor device and method for manufacturing the same | |
JP2011146465A (en) | Semiconductor device and manufacturing method of the same | |
KR20070050494A (en) | A method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode | |
US6893924B2 (en) | Dual metal-alloy nitride gate electrodes | |
US7425490B2 (en) | Reducing reactions between polysilicon gate electrodes and high dielectric constant gate dielectrics | |
JP3646718B2 (en) | Manufacturing method of semiconductor device | |
JP2009117621A (en) | Semiconductor device and manufacturing method thereof | |
JP5115181B2 (en) | Manufacturing method of semiconductor device | |
US20050287746A1 (en) | Facilitating removal of sacrificial layers to form replacement metal gates | |
US20080299767A1 (en) | Method for Forming a Semiconductor Device Having a Salicide Layer | |
US20060148150A1 (en) | Tailoring channel dopant profiles | |
JP2005093674A (en) | Manufacturing method of semiconductor device | |
JP2007053394A (en) | Semiconductor device and method of manufacturing the same | |
JP2008192683A (en) | Semiconductor device and manufacturing method thereof | |
JP2009094458A (en) | Thin film, and method for manufacturing semiconductor device using the thin film |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100723 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120911 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120918 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121001 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5115181 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151026 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |