JPS59180774A - Memory accessing system - Google Patents
Memory accessing systemInfo
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- JPS59180774A JPS59180774A JP5666883A JP5666883A JPS59180774A JP S59180774 A JPS59180774 A JP S59180774A JP 5666883 A JP5666883 A JP 5666883A JP 5666883 A JP5666883 A JP 5666883A JP S59180774 A JPS59180774 A JP S59180774A
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- hold
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- General Physics & Mathematics (AREA)
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Abstract
Description
【発明の詳細な説明】
葺]1鎖ニ一
本発明は複数のマイクロプロセッサ間で情報の交mを行
うことのできるメモリアクセス方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory access method that allows information to be exchanged between a plurality of microprocessors.
従来技術
従来、複数のマイクロプロセッサ間の情報の交換には、
共通のパスラインに共通に設けられたメモリを介して行
う方法や、パスラインを分離してそれぞれの10ボート
を介して行う方法等があった。前者は、複数のマイクロ
プロセッサからのアクセス信号に優先順位をつけ、使用
権の与えられないマイクロプロセッサは他のマイクロプ
ロセッサが使用権を放棄するまで待ち状態となり、この
方式では複雑な優先回路が必要となる欠点を有していた
。また、後者は、ハードウェア量が大きく、かつデータ
の伝達速度が低くなるばかりでなく。Prior Art Traditionally, information exchange between multiple microprocessors involves
There are two methods: one is to use a common memory provided on a common pass line, the other is to separate the pass lines and use each of the 10 ports. In the former method, access signals from multiple microprocessors are prioritized, and a microprocessor that is not given the right to use it is placed in a waiting state until another microprocessor relinquishes the right to use it, and this method requires a complex priority circuit. It had the following drawbacks. Moreover, the latter not only requires a large amount of hardware and a low data transmission speed.
転送の為のソフトウェアも複雑になるという欠点がある
。The disadvantage is that the software for transfer is also complicated.
目的
本発明の目的はマイクロプロセッサ対応に設けたロール
メモリをマイクロプロセッサ間で情報の交換を行うため
、マイクロプロセッサが持っているHOLD要求信号線
を使用することにより簡単な構成のメモリアクセス方式
の提供にある。Purpose An object of the present invention is to provide a memory access method with a simple configuration by using a HOLD request signal line possessed by a microprocessor in order to exchange information between microprocessors in a roll memory provided for a microprocessor. It is in.
11曵
以下、図面に示すこの発明の実施例に従い1本発明の詳
細な説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below in accordance with embodiments of the present invention shown in the drawings.
第1図は本発明による実施例の構成をブロック図により
示したものである。この例ではマイクロプロセッサの数
が計2台の場合を示したもので、マイクロプロセッサμ
cpulおよびμcpu2がそれぞれ双方向ケートGl
およびG2を介してパスラインL lおよびL2に接続
されている。また、各マイクロプロセッサ対応のローカ
ルメモリLMIおよびLM2が同様にゲートG1および
G2を介してパスラインL 1およびL2に接続されて
いる。マイクロプロセッサからパスラインに送出される
HOLD要求命令は、パスラインL1およびL2にそれ
ぞれ接続されているデコーダDIおよびD2で検知され
る。優先判定回路PはデコーダD1からの検知信号S1
が入力されるど信−!8線j2H;HOLD嬰求信号S
3を送出し、デコーダD2からの検知信号S2が入力さ
れると信号線ρ2にHOL D要求信号S4を送出する
。アンド回路G3はマ(クロプロセッサμcpulに対
する1−I OL D !求償器S4とマイクロプロセ
ッサμCpulから信号線(13に送出されるHOLD
ACK信丹信号が入力されると、バク、ラインLl
をフローティング状態にするよう双方向ゲートG1に信
号を送出する。アンド回路G4はマイクロプロセッサμ
cpu2に対するHOLD嬰求償号S3とマイクロプロ
セッサμcpu2から信号線で4に送出されるH OL
D A CK信号S6が入力されると、パスライン
L2をフローティング状態にするよう双方向ゲートG2
に信号を送出する。FIG. 1 is a block diagram showing the configuration of an embodiment according to the present invention. This example shows a case where the number of microprocessors is two in total, and the microprocessor μ
cpul and μcpu2 each have bidirectional gate Gl
and G2 to the pass lines L1 and L2. Further, local memories LMI and LM2 corresponding to each microprocessor are similarly connected to pass lines L1 and L2 via gates G1 and G2. A HOLD request command sent from the microprocessor to the pass line is detected by decoders DI and D2 connected to pass lines L1 and L2, respectively. The priority determination circuit P receives the detection signal S1 from the decoder D1.
is input! 8 wire j2H; HOLD demand signal S
3, and when the detection signal S2 from the decoder D2 is input, the HOLD request signal S4 is sent to the signal line ρ2. AND circuit G3 outputs 1-I OL D to macroprocessor μCpul!
When the ACK Shintan signal is input, back, line Ll
A signal is sent to the bidirectional gate G1 to make it floating. AND circuit G4 is microprocessor μ
HOLD signal S3 for cpu2 and HOL sent from microprocessor μcpu2 to signal line 4
When the D A CK signal S6 is input, the bidirectional gate G2 is activated so that the pass line L2 is in a floating state.
send a signal to.
第2図は、上記優先判定回路Pの構成でマイクロプロセ
ッサμcpulからのHOLD嬰求命令が優先する場合
の一例を示すものである。デコーダD1から送出される
検知信号S1は信号線ρ1にHOL D要求信号S3と
して出力し、またインバータ回路INVを介してアンド
回路G5の一方の入力端に入力される。デコーダD2か
ら送出される検知信号S2はアンド回路G5の他の入力
端に入力される。アンド回路G5の出力信号は信号3−
H,ρ2にHOr−D嬰求償号S4として出力される。FIG. 2 shows an example of the configuration of the priority determination circuit P in which the HOLD command from the microprocessor μcpul is given priority. The detection signal S1 sent from the decoder D1 is outputted to the signal line ρ1 as a HOLD request signal S3, and is also inputted to one input terminal of the AND circuit G5 via the inverter circuit INV. The detection signal S2 sent from the decoder D2 is input to the other input terminal of the AND circuit G5. The output signal of the AND circuit G5 is outputted to the signal 3-H, ρ2 as a HOr-D correction signal S4.
次に、第1図および第2図を参照して本発明によるメモ
リアクセス方式の動作を説明する。まず、マイクロプロ
セッサμcpulからローカルメモリLM2にアクセス
(読取り/書込み)する場合について酸1明する。Next, the operation of the memory access method according to the present invention will be explained with reference to FIGS. 1 and 2. First, the case where the microprocessor μcpul accesses (reads/writes) the local memory LM2 will be explained.
マイクロプロセッサμcpulから双方向ゲートG1を
介してパスラインL 1に送出したH OLD要求命令
はデコーダD1で検知され、検知信号S1を優先判定回
路Pに入力する。優先判定回路PはHOL D要求信%
S3をマイクロプロセッサμcpu2とアンド回路G4
に信48線ρ1を通して出力する。マイクロプロセッサ
μcpu2がHOLD!求償号S3を受は付け](OL
D状態になルト、信号線J24にHoLD ACK信
号S6を送出する。アンド回VδG4にHOLD要求信
号S3とHOLD ACK信%S6が入力されると、
双方向ケートG2に信号を逆出し、パスラインL2をフ
ローテ、fング状態となし、マイクロプロセッサμcp
ulはパスラインL1を介してローカル4−
メモリLM2をアクセスする。The H OLD request command sent from the microprocessor μcpul to the pass line L1 via the bidirectional gate G1 is detected by the decoder D1, and a detection signal S1 is input to the priority determination circuit P. Priority judgment circuit P receives HOL D request signal%
S3 is connected to microprocessor μcpu2 and AND circuit G4
The signal is output through the signal 48 line ρ1. Microprocessor μcpu2 is HOLD! I received the request for reimbursement S3] (OL
When the state is set to D, the HoLD ACK signal S6 is sent to the signal line J24. When the HOLD request signal S3 and HOLD ACK signal %S6 are input to the AND circuit VδG4,
A signal is sent back to the bidirectional gate G2, the pass line L2 is set to a floating state, and the microprocessor μcp
ul accesses local 4-memory LM2 via path line L1.
次に、マイクロプロセッサμcpu2からローカルメモ
リLMIにアクセスする場合について説明する。マイク
ロプロセッサμCp u 2から双方向ゲートG2を介
してパスラインL2に送出したHOLD要求命令はデコ
ーダD2で検知され、検知信%S2を優先判定回路Pに
入力する。優先判定回路PはHOLD要求信Jj+S/
Iを信−vT線で2に送出し、マイクロプロセッサμc
pulとアンド回路G3に入力する。マイクロプロセッ
サμcpu1がHOLD嬰求信Ji+S4を受は付けH
OLD状態になると、HOLD ACK信号S5を信
号線ρ3に送出し、アンド回路G3に入力する。すると
アンド回路G3は双方向ゲートG1に信号を送出してパ
スラインL1をフローティング状態となし、マイクロプ
ロセッサμcpu2はパスラインL2を介してローカル
メモリLM1をアクセスする。Next, a case will be described in which the microprocessor μcpu2 accesses the local memory LMI. A HOLD request command sent from the microprocessor μCp u 2 to the pass line L2 via the bidirectional gate G2 is detected by the decoder D2, and a detection signal %S2 is input to the priority determination circuit P. The priority determination circuit P receives the HOLD request signal Jj+S/
Send I to 2 on the signal-vT line, and send the microprocessor μc
input to pul and AND circuit G3. Microprocessor μcpu1 receives HOLD request signal Ji+S4.
When in the OLD state, the HOLD ACK signal S5 is sent to the signal line ρ3 and input to the AND circuit G3. Then, the AND circuit G3 sends a signal to the bidirectional gate G1 to put the pass line L1 in a floating state, and the microprocessor μcpu2 accesses the local memory LM1 via the pass line L2.
マイクロプロセッサμcpulからのHOLD要求命令
とマイクロプロセッサμcpu2からの1−IQ L
D要求命令とが競合した場合は、それぞれのHOL D
要求命令をデコーダDIおよびD2で検知し、検知信号
は優先判定画Pに入力される。HOLD request command from microprocessor μcpul and 1-IQ L from microprocessor μcpu2
If there is a conflict with the D request command, each HOL D
The request command is detected by decoders DI and D2, and the detection signal is input to the priority determination screen P.
検知信号S1はl−] (l L D嬰求償号S3とし
て出力される。一方、検知信%S2はアンド回路G5の
入力端に入力されているが、検知信号S1がインバータ
TNVを介してアンド回路G5の他の入力端に入力され
ているため、アンド回路G5が閉じたままとまり、マイ
クロプロセッサμcpulがらのHOL D !求命令
の力が有効なる。Detection signal S1 is output as l-] (l L D 嬰过纬sign S3. On the other hand, detection signal %S2 is input to the input terminal of AND circuit G5, but detection signal S1 is output as AND circuit through inverter TNV. Since it is input to the other input terminal of the circuit G5, the AND circuit G5 remains closed and the power of the HOLD! command from the microprocessor μcpul becomes effective.
以上の実施例で11マイクロプロセツサμcpu1がマ
イクロプロセッサμcpu2より優先する場合について
説明したが、マイクロプロセッサが複数台ある場合にお
いても優先判定画Pのゲート構成を変更することにより
任意に優先度を設定することが出来る。In the above embodiment, the case where the 11 microprocessor μcpu1 has priority over the microprocessor μcpu2 has been explained, but even when there are multiple microprocessors, the priority can be arbitrarily set by changing the gate configuration of the priority determination screen P. You can.
鬼米
以上詳細に説明した如く本発明によれば特に複雑な優先
判定画を使用しなくても情報の授受が可能となり、複雑
な優先判定画が不要となり、又バ7−
スライン制御構成も簡単になる効果がある。As explained in detail above, according to the present invention, it is possible to exchange information without using a particularly complicated priority judgment image, there is no need for a complicated priority judgment image, and the base line control configuration is also simple. It has the effect of
第1図は本発明のメモリアクセス方式のブロック構成図
、第2図は、上記実施例における優先判定画の構成を示
図である。
μc p u l * μcpu2・・・マイクロプロ
セッサ、LMl、LM2・・・ローカルメモリ、LL、
L2・・・パスライン、G1.G2・・・双方向ゲート
、03〜G5・・・アンド回路、Di、D2・・・デコ
ーダ、P・・・優先1判定回路、INV・・・、fソバ
−5回路。
特許出願人
株式会社リ コー
−8=FIG. 1 is a block diagram of the memory access method of the present invention, and FIG. 2 is a diagram showing the configuration of a priority determination screen in the above embodiment. μc p u l * μcpu2...Microprocessor, LM1, LM2...Local memory, LL,
L2...Pass line, G1. G2... Bidirectional gate, 03-G5... AND circuit, Di, D2... Decoder, P... Priority 1 determination circuit, INV..., f-sober-5 circuit. Patent applicant Ricoh Co., Ltd.-8=
Claims (1)
クセス方式に於て、HOL Dモードを有する複数のマ
イクロプロセッサと、該マイクロプロセッサ対応のロー
カルメモリと、優先判定回路とをR−fHI L 、マ
イクロプロセッサからのHOLD要求命令を優先判定回
路にて判定し、他のマイクロプロセッサをHOLD状態
とし、HOLD要求命令を送出したマイクロプロセッサ
から他のHOLD状態のマイクロプロセッサ対応のロー
カルメモリをアクセスすることを特徴とするメモリアク
セス方式。In a memory access method for exchanging information between microprocessors, a plurality of microprocessors having a HOLD mode, a local memory corresponding to the microprocessors, and a priority judgment circuit are connected to each other by R-fHI L from the microprocessor. A HOLD request command is determined by a priority determination circuit, other microprocessors are placed in a HOLD state, and a local memory corresponding to the other microprocessor in a HOLD state is accessed from the microprocessor that sent the HOLD request command. Memory access method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5666883A JPS59180774A (en) | 1983-03-31 | 1983-03-31 | Memory accessing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5666883A JPS59180774A (en) | 1983-03-31 | 1983-03-31 | Memory accessing system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59180774A true JPS59180774A (en) | 1984-10-13 |
Family
ID=13033788
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5666883A Pending JPS59180774A (en) | 1983-03-31 | 1983-03-31 | Memory accessing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59180774A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61166669A (en) * | 1985-01-19 | 1986-07-28 | Panafacom Ltd | Processor control system |
JPS61221954A (en) * | 1985-03-28 | 1986-10-02 | Nec Corp | Access control system |
-
1983
- 1983-03-31 JP JP5666883A patent/JPS59180774A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61166669A (en) * | 1985-01-19 | 1986-07-28 | Panafacom Ltd | Processor control system |
JPS61221954A (en) * | 1985-03-28 | 1986-10-02 | Nec Corp | Access control system |
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