JPS59179B2 - Clock monitoring method - Google Patents

Description

【発明の詳細な説明】 本発明は、フェーズロックオシレータ（以下ＰＬＯと呼
ぶ］を母体として周波数逓倍、波形整形等の機能を具備
するクロク発生装置における入力クロックおよび出力ク
ロックの監視方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for monitoring input clocks and output clocks in a clock generator that uses a phase-locked oscillator (hereinafter referred to as PLO) and has functions such as frequency multiplication and waveform shaping. .

ディジタル交換機等クロックをベークとして装置間をデ
ィジタルハイウェイで連結するシステムにおける重要な
機能の１つに局内同期がある。Intra-office synchronization is one of the important functions in a system such as a digital exchange that uses a clock to connect devices via a digital highway.

これは装置間でクロック周波数およびビット位相、フレ
ーム位相を合せるための技術であり、各装置の動作速度
が速くなるほど条件は厳しくなる。This is a technique for matching the clock frequency, bit phase, and frame phase between devices, and the conditions become stricter as the operating speed of each device becomes faster.

このようなシステムでは比較的低速の基準クロック周波
数、例えば８°１９２ＭＨ２を発生するマスク発振器を
共通に設備し、シヌテム内の各装置にその基準クロック
を分配、配給し、各装置ではこの基準クロック周波数に
従属同期した高速のクロック周波数、例えば６５．５３
６ＭＨｚを作成し、さらにこれを分周することで、交換
動作に必要な各種クロックを発生する方法が有力とされ
ている。In such a system, a mask oscillator that generates a relatively low-speed reference clock frequency, for example, 8°192MH2, is commonly installed, and the reference clock is distributed to each device in the system, and each device uses this reference clock frequency. A high-speed clock frequency slave-synchronized to, e.g. 65.53
A promising method is to create 6 MHz and further divide the frequency to generate various clocks necessary for the exchange operation.

これによりマスク発振器から受信する基準クロック周波
数をあまり高くすることなく、基準クロック周波数に同
期した高速のクロック周波数が得られ、また波形整形効
果により装置間のクロック位相を合せることができる。As a result, a high-speed clock frequency synchronized with the reference clock frequency can be obtained without increasing the reference clock frequency received from the mask oscillator too much, and clock phases between devices can be matched due to the waveform shaping effect.

さらに例えばＰＣＭ交換の場合、１２５ｕＳ周期（８Ｋ
Ｈｚ）のフレームクロックを併せ受信することによって
フレーム位相を合せることができる。Furthermore, for example, in the case of PCM exchange, 125uS cycle (8K
The frame phase can be matched by also receiving the frame clock (Hz).

各装置に分散配置されるクロック発生装置の逓倍回路と
しては経年変化による影響が少なく、入力クロックのジ
ッタが直接出力に現われない等の点でＰＬＯ形式にする
のが有利である。It is advantageous to use a PLO type multiplier circuit for a clock generator distributed in each device because it is less affected by aging and jitter of the input clock does not directly appear in the output.

第１図はＰＬＯを用いた従来技術によるクロック発生装
置の構成例を示す。FIG. 1 shows an example of the configuration of a conventional clock generation device using a PLO.

第１図において６□および６□は入力クロック受信端子
であり、交換局に共通に設備されたマスタクロック装置
より基準クロックとフレームクロックを受信する。In FIG. 1, 6□ and 6□ are input clock receiving terminals, which receive a reference clock and a frame clock from a master clock device commonly installed in the exchange.

マスタクロック装置はシステムの信頼性を確保するため
、２重化されるのが一般的であり、６１ と６２が２
重化されたクロックルートに対応する。The master clock device is generally duplicated to ensure system reliability, and 61 and 62 are
Supports duplicated clock routes.

１はクロックルート切替回路、２はクロックルート切替
制御回路であり、外部から端子８に切替指示を出すこと
で２重化されたクロックルートのうち、いずれかを選択
できる。1 is a clock route switching circuit, 2 is a clock route switching control circuit, and by issuing a switching instruction from the outside to a terminal 8, one of the duplicated clock routes can be selected.

３がＰＬＯ形式による逓倍回路であり、端子６１ また
は６□を通して送られて（る入力クロック例えば８．１
９２ＭＨｚを逓倍し、高速のクロック周波数、例えば６
５．５３６ＭＨｚを出力すると共に、出力クロックの位
相を入力クロックの位相に合せるよう動作する。3 is a multiplier circuit in PLO format, and the input clock (for example, 8.1
Multiply 92MHz and use a higher clock frequency, e.g. 6
It outputs 5.536 MHz and operates to match the phase of the output clock with the phase of the input clock.

ＰＬＯ３で逓倍された高速クロックは分周回路４で分周
され、デユーティレジ第５０チに波形整形された１／２
の周波数すなわち３２．７６８ＭＨｚクロックを始めと
する各種クロックを作成し、出力クロック端子７１〜７
３から装置内の各回路に供給する。The high-speed clock multiplied by PLO3 is divided by the frequency divider circuit 4, and the waveform is shaped into 1/2 by the duty register No. 50.
Create various clocks including a 32.768 MHz clock, and output clocks from output clock terminals 71 to 7.
3 to each circuit in the device.

クロック系統の障害は直接システムダウンに結び付くた
め、障害の早期発見が必須であり、各クロック発生装置
は障害検出回路を内蔵している。Since failures in the clock system directly lead to system failure, early detection of failures is essential, and each clock generator has a built-in failure detection circuit.

５が従来技術によるクロック監視回路であり、ここでは
出力クロック周波数をアナログ技術によって監視してい
る。Reference numeral 5 denotes a clock monitoring circuit according to the prior art, in which the output clock frequency is monitored by analog technology.

すなわちクロック監視回路５はバンド・パス・フィルタ
を内蔵しており、出力クロック周波数が期待する周波数
よりずれたとき、それを検出し、アラーム端子９よりソ
フトウェアに対し、アラーム表示する機能を有している
。In other words, the clock monitoring circuit 5 has a built-in band pass filter, and has the function of detecting when the output clock frequency deviates from the expected frequency and displaying an alarm to the software from the alarm terminal 9. There is.

ＰＬＯ形式の場合、正常に入力クロックを受信し、それ
に同期引込みが行なわれている間は入力クロック周波数
に比例した所望のクロック周波数を発生するが、同期引
込みが不能になると、所望のクロック周波数から若干ず
れたＰＬＯが持つ固有の周波数で発振する自走状態が起
こる。In the case of the PLO format, while the input clock is normally received and synchronization is being performed, a desired clock frequency proportional to the input clock frequency is generated, but when synchronization becomes impossible, the desired clock frequency is generated. A free-running state occurs in which the PLO oscillates at a unique frequency that is slightly shifted.

したがって、クロック監視回路５で常時出力周波数を監
視していれば、入カク、ロック断、自走および出力クロ
ック断を検出することができ、一応のクロック監視機能
は達成される。Therefore, if the clock monitoring circuit 5 constantly monitors the output frequency, it is possible to detect input failure, lock disconnection, free running, and output clock disconnection, and a certain clock monitoring function is achieved.

このクロック障害に対してはハードウェアで自律的にク
ロックルートな切替えることも可能であり、クロック監
視回路５からクロックルート切替制御回路２へ切替指示
を出すことで、クロックルート切替回路１を作動し、予
備のクロックルートから基準クロックを受信するよう切
替えることになる。In response to this clock failure, it is also possible to autonomously switch the clock route using hardware, and by issuing a switching instruction from the clock monitoring circuit 5 to the clock route switching control circuit 2, the clock route switching circuit 1 is activated. , it will switch to receive the reference clock from the backup clock route.

もし、クロック障害が入力クロック断に伴なうものであ
れば、これにより自動回復が可能となる。If the clock failure is due to input clock loss, this allows automatic recovery.

しかし、この従来技術によるクロック監視方式は同期引
込み中のクロック周波数と自走時のクロック周波数の違
いを弁別する必要があり、この周波数の差はＰＬＯの周
波数確度、位相誤差等の同期引込み特性面からあまり大
きな値をとれないため、フィルノの要求精度が高（なり
、高価なものとなる。However, with this conventional clock monitoring method, it is necessary to distinguish the difference between the clock frequency during synchronization pull-in and the clock frequency during free running, and this frequency difference is determined by the synchronization pull characteristics such as frequency accuracy and phase error of the PLO. Since it is not possible to take a very large value from , the required accuracy of Firno is high (and expensive).

さらに重大な問題は画周波数の微小差を弁別するため、
かなり長い検出時間を必要とし、入力クロック断に伴な
う障害であっても、クロックルートを切替え、回復する
までの時間が長くなる。A more serious problem is that in order to discriminate minute differences in image frequency,
It requires a considerably long detection time, and even if a failure occurs due to an interruption of the input clock, it takes a long time to switch the clock route and recover.

これは単なる通話の瞬断、雑音にとどまらず、装置間で
制御、監視信号等を授受しているケースではシステム全
体に重大な影響を及ぼす恐れがある。This is not just a momentary call interruption or noise, but can have a serious impact on the entire system in cases where control and monitoring signals are exchanged between devices.

また、監視点が１つであるため、入力クロック系統の障
害か、ＰＬＯ自体の障害かを切分けられない点も問題点
の１つとしてあげられる。Another problem is that since there is only one monitoring point, it is not possible to distinguish between a fault in the input clock system and a fault in the PLO itself.

本発明の目的は、これら従来技術の欠点を除去し、障害
切分けを容易にし、かつ外部クロック系統の障害に伴な
うものであれば、早期発見を可能とし、クロック供給、
分配系の信頼性を高める単純かつ経済的なりロック監視
回路を提供することにある。The purpose of the present invention is to eliminate the drawbacks of these conventional techniques, facilitate fault isolation, and enable early detection of faults associated with external clock systems.
An object of the present invention is to provide a simple and economical lock monitoring circuit that improves the reliability of a distribution system.

本発明は、人力クロック断の検出とＰＬＯ自走の検出を
分離すると共に、入力クロック断となってもＰＬＯはＰ
ＬＯが持つ固有の周波数で発振する特徴を有効に利用し
、入力クロック間で互いに相手のクロックを相互チェッ
クすることで前述の問題点を解決している。The present invention separates the detection of a manual clock disconnection from the detection of PLO self-running, and even if the input clock disconnects, the PLO
The above-mentioned problem is solved by effectively utilizing the characteristic of LO that oscillates at a unique frequency and mutually checking each other's clocks between input clocks.

すなわち、入力クロック断の検出に対してはディジタル
回路を採用し、ＰＬＯ出力クロツク周波数を基準として
入力クロック周波数に見合うタイミングを作成し、所定
のタイミング以内に入力クロックが到来しないとき人力
クロック断と見なす。In other words, a digital circuit is used to detect input clock disconnection, a timing that matches the input clock frequency is created based on the PLO output clock frequency, and when the input clock does not arrive within a predetermined timing, it is considered as a manual clock disconnection. .

一方、同期引込み不良すなわち自走状態の検出に対して
は、入力クロックを基準として、出力クロックの位相差
を検波し、そのうち交流分を整流することで検出可能で
あり、簡単なアナログ回路で構成できる。On the other hand, detection of a synchronization pull-in failure, that is, a free-running state, can be detected by detecting the phase difference of the output clock using the input clock as a reference, and rectifying the alternating current component, which can be detected using a simple analog circuit. can.

次に本発明の実施例について説明する。Next, examples of the present invention will be described.

本発明の具体的な実施例を第２図に示し、図に沿って本
発明の詳細な説明する。A specific embodiment of the present invention is shown in FIG. 2, and the present invention will be explained in detail along the drawing.

第２図においてＬ ２，３．４は各々第１図の従来例と
同様の機能を有するクロックルート切替回路、クロック
ルート切替制御回路、逓倍回路（ＰＬＯ）、分周回路を
示している。In FIG. 2, L2 and 3.4 indicate a clock route switching circuit, a clock route switching control circuit, a multiplier circuit (PLO), and a frequency dividing circuit, each having the same functions as the conventional example shown in FIG.

本発明の構成上の特徴は１０および１１にあり、それぞ
れの入力クロック監視回路および出力クロック監視回路
を示している。The structural features of the present invention are shown at 10 and 11, showing the input clock monitoring circuit and the output clock monitoring circuit, respectively.

先ずＰＬＯ３の動作について説明すると３□ 、３□。First, let me explain the operation of PLO3. 3□, 3□.

３３．３４はそれぞれ位相検波器、ローパスフィルタ、
発振器、局部分局器を示し、これらによりフェーズロッ
クルーズを構成している。33 and 34 are phase detector, low pass filter,
The oscillator and local unit are shown, and these constitute a phase-locked loose system.

８倍の逓倍回路を例にとると発振器３３の出力周波数８
・ｆＢは局部分局器３４ で周波数ｆＢに分周される。Taking an 8x multiplier circuit as an example, the output frequency of the oscillator 33 is 8.
・fB is divided into frequency fB by the local unit 34.

位相検波器３１ では入力クロックｆＡと分周された出
力クロックｆＢの位相差を検出、次いでローパスフィル
タ３□で積分し、その結果得られた電圧値で発振器３３
の発振周波数を制御する。The phase detector 31 detects the phase difference between the input clock fA and the frequency-divided output clock fB, and then it is integrated by the low-pass filter 3□, and the resulting voltage value is used by the oscillator 33.
control the oscillation frequency.

この同期引込みループが正常に作動していれば、ｆＡ＝
ｆＢの関係が維持され、入出力クロックの位相差も一定
の値に保たれる。If this synchronous pull-in loop is operating normally, fA=
The fB relationship is maintained, and the phase difference between the input and output clocks is also maintained at a constant value.

発振器３３０出力クロツク周波数８・ｆＢは分周回路で
分周され、デユーティレジ第５０％に波形整形された４
・ｆＢ 。The oscillator 330 output clock frequency 8·fB is divided by a frequency divider circuit, and the waveform is shaped to a duty register of 50%.
・fB.

２・ｆＢ、ｆＢ等のクロック周波数を得ることができる
。Clock frequencies such as 2.fB and fB can be obtained.

次にクロック監視回路の動作を説明すると、入力クロッ
ク監視回路１０において、１０１は入カクロック周波数
ｆＡを−に分周するフリッグフロツプであり、入力クロ
ックが正常に到来していれば、２／ｆＡの周期で１”、
Ｏ”の反転を繰返す。Next, to explain the operation of the clock monitoring circuit, in the input clock monitoring circuit 10, 101 is a flip-flop that divides the input clock frequency fA by -, and if the input clock arrives normally, the cycle is 2/fA. 1”,
Repeat the inversion of “O”.

フリップフロッグ１０１の出力は分周回路４の出力周波
数２・ｆＢでサンプリングされ、２ビツトシフトレジス
タを構成するクリップフロップ１０ｉ。The output of the flip-flop 101 is sampled at the output frequency of 2·fB from the frequency divider circuit 4, and the clip-flop 10i forms a 2-bit shift register.

１０３に順次格納される。103 in order.

同時に周波数２・ｆＢのクロックでカウンター０．が動
作し、フリップフロップ１０２ と１０３の出力が不一
致となり、排他的オアゲート１０４の出力がｔｔ工ｊｊ
になったとき、カウンター０．はりセットされる。At the same time, the counter 0. operates, the outputs of flip-flops 102 and 103 do not match, and the output of exclusive OR gate 104 becomes tt
When the counter becomes 0. The beam is set.

したがって、入力クロックが正常に到来しており、フリ
ップフロップ１０１が反転を繰返していれば、ゲ−）１
０．の出力には１／ｆＡの周期で１１１”が現われるた
め、カウンタ１０．の値は一定値以上になることはない
。Therefore, if the input clock has arrived normally and the flip-flop 101 is repeatedly inverted, then
0. Since 111'' appears in the output of the counter 10 at a period of 1/fA, the value of the counter 10 will never exceed a certain value.

逆にもし入力クロックが停止すれば、ゲート１０４の出
力はｔｔ Ｏｎを継続し、カウンタ１０．はりセットさ
れることなく計数を続行する。Conversely, if the input clock stops, the output of gate 104 continues tt_On and counter 10. Counting continues without the beam being set.

カウンタ１０．の値がしきい値、例えばパ３”に達した
とき、入力クロック断とみなすことができ、フリップフ
ロップ１０６をセットすることによってアラーム表示す
ることが可能である。Counter 10. When the value reaches a threshold value, for example, Pa3'', it can be considered that the input clock is disconnected, and an alarm can be displayed by setting the flip-flop 106.

さらにクロックルートを切替えるには、ある程度以上の
保護時間を設けるのが普通である。Furthermore, in order to switch the clock route, it is common to provide a certain amount of protection time.

入力クロック断の状態が一定時間以上続いたことはカウ
ンタ１０．が所定の値に達したことで検出可能であり、
その結果クロックルート切替制御回路２に切替指示を出
すことで、クロックルートを自律的に切替えることがで
きる。If the input clock has been disconnected for a certain period of time or more, the counter 10. can be detected when reaches a predetermined value,
As a result, by issuing a switching instruction to the clock route switching control circuit 2, the clock route can be switched autonomously.

一方、ＰＬＯの同期はずれの検出は出力クロック監視回
路１１で行なわれ、位相検波器３□の出力が監視入力と
なる。On the other hand, detection of out-of-synchronization of the PLO is performed by the output clock monitoring circuit 11, and the output of the phase detector 3□ serves as a monitoring input.

第３図は位相検波器３１ の出力波形を示したものであ
り、位相同期がとれている状態においては、第３図ａに
示すように入力ＡとＢの位相差に比例した直流電圧を発
生するが、位相同期がはずれた場合には、第３図すに示
すように入力Ａ、Ｂの周波数差（ｆＡ−ｆＢ ）を周波
数とするビート信号が発生する。Figure 3 shows the output waveform of the phase detector 31. When phase synchronization is achieved, a DC voltage proportional to the phase difference between inputs A and B is generated as shown in Figure 3a. However, if the phase synchronization is lost, a beat signal whose frequency is the frequency difference (fA-fB) between inputs A and B is generated as shown in FIG.

このビート信号は出力クロック監視回路１１に入力され
、コンデンサ１１□ で直流分を遮断、次いで整流回路
１１□で整流し、その結果得られる電圧値を比較器１１
３でしきい値Ｃと比較することにより、ＰＬＯ３の位相
同期はずれを検出できる。This beat signal is input to the output clock monitoring circuit 11, the DC component is blocked by the capacitor 11□, then rectified by the rectifier circuit 11□, and the resulting voltage value is input to the comparator 11.
By comparing step 3 with threshold value C, it is possible to detect out of phase synchronization of PLO3.

位相同期はずれが一旦起こるとフリップフロップ１１４
がセントされ、端子９°にアラーム表示がなされる。Once phase synchronization occurs, the flip-flop 114
is sent, and an alarm is displayed at terminal 9°.

このクリップフロップ１１４はフリップフロップ１０６
と共に外部から端子１２にリセット信号を入力したとき
リセットされる。This clip-flop 114 is the flip-flop 106
It is also reset when a reset signal is input to the terminal 12 from the outside.

さらに図示されてはいないが、田カクロツク断監視機能
を設けることも容易であり、分周回路４の出力端子７３
に入力クロック監視回路１０とほぼ同一の回路を設け
、この場合には入力クロック周波数を基準としてフリッ
プフロップ、カウンタを動作させることによって田カク
ロツク断を検出することができる。Furthermore, although not shown in the figure, it is easy to provide a clock disconnection monitoring function.
A circuit substantially the same as the input clock monitoring circuit 10 is provided in the input clock monitoring circuit 10, and in this case, by operating a flip-flop and a counter using the input clock frequency as a reference, it is possible to detect a clock disconnection.

以上述べたように本発明によれば、入力クロック監視回
路とＰＬＯの出力クロック位相同期はずれ検出回路を分
離し、前者に対しては、出力クロック周波数を基準にし
て入力クロックの発生間隔を監視し、また後者に対して
は入力クロックとの位相差に現われるビート信号から大
川カフロック周波数のずれを監視する相互チェック手法
を導入することによって、それぞれ簡単な回路で構成で
き、コスト、実装スペースでの利点が得られることに加
え、外部からのクロック供給系の障害とＰＬＯ内部の障
害の切分けが容易となる効果がある。As described above, according to the present invention, the input clock monitoring circuit and the PLO output clock phase synchronization detection circuit are separated, and the former monitors the generation interval of the input clock based on the output clock frequency. , and for the latter, by introducing a mutual check method that monitors the deviation of the Okawa cuff lock frequency from the beat signal that appears in the phase difference with the input clock, each can be configured with a simple circuit, which has advantages in terms of cost and implementation space. In addition to this, there is an effect that it becomes easier to distinguish between a failure in the clock supply system from the outside and a failure inside the PLO.

さらに入力クロック断検出回路はディジタルＩＣのみで
構成できるため回路安定度、検出精度の点で優れており
、また検出速度も向上するため、入力クロック系統の障
害に対して即座にクロックルートを切替えることができ
、システムの信頼性向上に寄与できる効果がある。Furthermore, since the input clock disconnection detection circuit can be constructed using only digital ICs, it is superior in terms of circuit stability and detection accuracy, and detection speed is also improved, so it is possible to immediately switch the clock route in the event of a failure in the input clock system. This has the effect of contributing to improving system reliability.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来技術によるクロック監視方式を実施したク
ロック発生装置の一構成例を示すブロック図、第２図は
本発明の一実施例を示すクロック監視回路を含むクロッ
ク発生装置のブロック図、第３図は第２図の構成例にお
ける位相検波器の出力波形を示す。 １・・・クロックルート切替回路、２・・・クロックル
ート切替ＴｉＩ＃回路、３・・・ＰＬＯ１４・・・分局
回路、１０・・・入力クロック監視回路、１１・・・出
力クロック監視回路。FIG. 1 is a block diagram showing an example of the configuration of a clock generation device implementing a clock monitoring method according to the prior art, and FIG. 2 is a block diagram of a clock generation device including a clock monitoring circuit showing an embodiment of the present invention. FIG. 3 shows the output waveform of the phase detector in the configuration example shown in FIG. DESCRIPTION OF SYMBOLS 1... Clock route switching circuit, 2... Clock route switching TiI# circuit, 3... PLO14... Branch circuit, 10... Input clock monitoring circuit, 11... Output clock monitoring circuit.

Claims (1)

【特許請求の範囲】[Claims] １ フェーズロックオシレータを母体とするクロック発
生装置において、入力基準クロックが一定数到来するご
とにリセットされ、該クロック発生装置の出力クロック
を計数するカウンタの出力が上記一定数を超えるとき入
力基準クロックの断として検出すると共に、入力基準ク
ロックと上記出力クロックとの同期はずれを検出するこ
とにより大川カフロックの相互チェックを可能とするこ
とを特徴とするクロック監視方式。1. In a clock generation device based on a phase-locked oscillator, it is reset every time a certain number of input reference clocks arrive, and when the output of a counter that counts the output clocks of the clock generation device exceeds the above certain number, the input reference clock is reset. A clock monitoring system characterized in that it is possible to mutually check Okawa cuff locks by detecting an out-of-synchronization between an input reference clock and the output clock.