JPS5917895B2 - 集積回路デジタル−アナログ変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル−アナログ変換器に関し、更に詳しく
いえばモノリシックチップに形成された集積回路（ＩＣ
）デジタル−アナログ変換器に関する。

デジタル−アナログ変換器は、一般に複数個のスイッチ
から構成され、入力デジタル信号によりそのいずれかが
作動して、その２進数に対応するアナログ出力信号が取
り出されるのである。

固体変換器に対しては、電流スイッチが電圧スイッチに
優先することが見出されており、個別素子を用いたその
ような変換器の優れた例が米国特許第３６８５０４５号
に開示されている。

この米国特許には、基準トランジスタの電流を一定に維
持してスイッチ電流も一定に保つように、電源電圧を自
動的に調節する装置に組合わされる整合基準トランジス
タを設ける重要な技術的思想も開示されている。

デジタル−アナログ変換器に集積回路技術を応用するた
めに、かなりな努力が注がれている。

しかし、この努力は困難な問題に直面しており、とくに
たとえば８ビット以上の比較的大きなデジタル数を取り
扱う変換器において困難が大きい。

この点における１つの大きな進歩は、スイッチを別別で
はあるが同一の群に分割し、下位ビットを表す群の電流
寄与を減少させる減衰装置を設けることである（米国特
許第３７４７０８８号参照）。

たとえば、１２ビツトの変換器はそれぞれ４個のスイッ
チを含む３個の別々のＩＣスイッチ・モジュールで構成
できる（そのようなモジュールはいまでは「カッド−ス
イッチ（ｑｕａｄ Ｓｗ １ｔｃｈｅｓ ）Ｊと呼ば
れている）。

前記米国特許第３７４７０８８号には、定電流トランジ
スタの導電領域内の電流密度を一様にして、電流スイッ
チのＶＢＥ （ベース・エミッタ電圧）のわずかな変
化をも減少させるだめに、定電流トランジスタのエミッ
タの面積を１，２，４．８倍の割合にするという非常に
有利な技術的思想も開示されている。

固体デジタル−アナログ変換器の設計におけるそのよう
な進歩にもかかわらず、比較的大きなデジタル数を取り
扱うことができる改良された集積回路変換器に対する必
要がなお存在している。

とくに、確度と速度のような動作特性を改善することが
望まれている。

また、掛算機能をある確度で行うことができるＩＣ変換
器に対する需要も存在する。

また、そのように改良された性能の変換器は複雑になら
ないＩＣ処理技術を用いて、妥当なコストで製造できね
ばならない。

本発明の一実施例においては、優れた動作特性を有し、
１２ビツトの入力を取り扱うことができるＩＣデジタル
−アナログ変換器が得られる。

この変換器は１２個の高性能電流スイッチを含む。

これらのスイッチは全て単一のチップに形成される。

各電流スイッチは精密な多素子セル構造体であって、独
特な協力動作をするようにで配置される標準のバイポー
ラ・トランジスタで構成され、優れたスイッチング性能
を有する。

全てのスイッチングセルにバイアス電圧発生回路が設け
られ、電源重用変動の影響を除去し、変換器の掛算器と
しての性能を向上させる。

通常のＴＴＬ論理入力や、低電圧範囲または高電圧範囲
のＣＭＯ８論理入力に使用するために、変換器をピンに
よりプログラムできるように特殊な論理しきい値設定回
路も設けられる。

変換器の確度を下げることなしに、比較的広い範囲の中
の任意の値に正電源電圧を設定できる。

したがって、本発明の目的は集積回路形の改良したデジ
タル−アナログ変換器を提供することである。

本発明の別の目的は、優れた動作特性で大きなデジタル
数を取り扱うことができ、妥当なコストで製造できる集
積回路デジタル−アナログ変換器を提供することである
。

以下、図面を参照して本発明の詳細な説明する。

まず第１図を参照して、本発明の変換器は選択的に動作
できる複数の同一のスイッチングセル１０を備えている
。

これらのスイッチングセル１０は、それぞれの論理信号
入力端子１２に加えられるデジタル入力信号により制御
できる。

各スイツチングセル１０は対応する定電流発生器として
機能スるマルチエミッタトランジスタ１４を介して流れ
る電流を、（１）出力電流加算母線１６と、（２）接地
線１８、との間で切り換えるように構成される。

これらのマルチエミッタトランジスタ１４はＮＰＮ ト
ランジスタで構成され、そのエミッタはそれぞれの電流
設定抵抗２０を介して負電源線２２に接続される。

これらの抵抗２０の抵抗値は、それぞれのトランジスタ
１４に１，２，４，８倍の割合の電流を流すために、そ
の逆数の関係になる大きさを有する。

全ての定電流トランジスタ１４における電流密度を一様
にし、それによりトランジスタ１４に一様なＶＢＥを与
え、電流レベルのわずかな変動の影響と、それらの電流
レベルのわずかな温度係数がＶＢＥの不一致に及ぼす影
響とを減少させるために、トランジスタ１４のエミッタ
の面積を１゜２．４．８倍の割合にする。

全てのトランジスタ１４のベースは制御ベース線２４に
よって演算増幅器２６の出力端子に接続される。

この増幅器２６は直列接続されている基準トランジスタ
２８゜３０を流れる電流を、基準電圧源３２と基準抵抗
３４により発生される一定の基準電流と比較し、基準ト
ランジスタ３０のベース電圧を連続的に調節してそのト
ランジスタを流れる電流を一定に保つ。

この電圧制御により、全ての定電流トランジスタ１４を
流れる電流が同様に一定に保たれる（米国特許第３６８
５０４５，３７４７０８８号号参照）。

次にスイッチングセル１０について詳細に説明する。

入力端子１２からの論理信号はＰＮＰ ）ランジスタ
３６Ａのベースに加えられる。

このトランジスタはＰＮＰ ）ランジスタ３６Ｂとと
もに第１差動対３８を構成する（この明細書では「差動
対」という用語を２個のトランジスタが交互に導通状態
となる、すなわち、この差動対に加えられる入力信号の
状態によっていずれか一方のトランジスタが導通状態と
なる、２トランジスタ回路を意味するものとする）。

これらのトランジスタ３６Ａ、３６Ｂのエミッタは互い
に接続されるとともに、ＰＮＰ トランジスタ４０のコ
レクタにも接続される。

このトランジスタ４０は０．５ｍＡの電流■。

を発生する定電流源として接続される。このトランジス
タ４０のエミッタと正電源線４４との間には電流設定抵
抗４２が接続され、ベースはトランジスタ４０からの電
流を０．５ｍＡに保つために必要な電圧に保たれている
共通ベース線４６に接続される。

トランジスタ３６Ｂのベースはしきい値電圧線５０に接
続される。

このしきい値電圧線５０はしきい値電圧制御回路５２に
より発生される一定電圧を伝える。

入力端子１２に与えるための論理信号を発生するために
通常のＴＴＬ形論理回路が使用される場合には、しきい
値電圧線５０はほぼ１．４Ｖに保たれる。

ここで、トランジスタ３６Ａのベースに加えられた論理
信号が＋〇、８Ｖに等しいか、またはそねよりも低いと
すると（ＴＴＬの論理「０」を示す）、トランジスタ３
６Ａに一定の電流■。

が流れる。このような条件の下ではトランジスタ３６Ａ
のエミッタ電圧は論理信号レベルよりもダイオード１個
の電圧降下分だけ高い、すなわち＋１．５ｖに等しいか
、またはそれよりも低くなるから、他のトランジスタ３
６Ｂは導通状態にならない。

また、＋２０ｖに等しいか、またはそれよりも高い論理
「１」信号が端子１２に加えられたとすると、エミッタ
電圧が上昇して一定電流■ｏが他のトランジスタ３６Ｂ
を流れるようになる。

この場合にはエミッタ電圧がダイオード１個の電圧降下
分だけ１，４ｖのしきい値ベース電圧よりも高く、すな
わち、２．１Ｖとなり、したがってトランジスタ３６Ａ
は非導通状態となる。

トランジスタ３６Ａ、３６Ｂのコレクタは同値の抵抗５
６Ａ、５６Ｂを介してバイアス電圧線５５８に接続され
る。

このバイアス電圧線５８の電圧はバイアス電圧発生回路
６０によりほぼ一定に保たれる。

抵抗５６Ａ、５６Ｂの一方の端子は整合されたトランジ
スタ６４Ａ、６４Ｂより成る第２差動対６２のベースに
それぞれ接続される。

この第２差動対はＮＰＮ トランジスタで構成され、
それらのトランジスタのエミッタは定電流発生トランジ
スタ１４のコレクタに接続される。

この第２差動対６２は全く特性の同じ差動対である。

この全く特性の同じ差動対というのは、この明細書では
、トランジスタ６４Ａ、６４Ｂの入力回路が同一であり
、全く同様に動作してそれぞれのトランジスタを交互に
導通状態にすることを意味する。

したがって、入力回路はこれら２個のトランジスタを制
御するための、逆対称的な動作信号を与えるように構成
される。

この明細書では、逆対称的という用語は、一方の動作信
号が高レベルの時には他方の動作信号が低レベルであり
、一方の動作信号が低レベルの時には他方の動作信号が
高レベルであり、２つの高レベル信号は等しく、２つの
低レベル信号が等しいことを意味する。

端子１２におけるビット入力が論理「０」で、トランジ
スタ３６Ａが導通状態の時には、抵抗５６Ａに電流ＩＯ
が流れるから、トランジスタ６４Ａのベース電位はバイ
アス電圧線５８の電圧よりも、およそダイオード１個の
電圧降下分（約０．７Ｖ）だけ高くなる。

他の抵抗５６Ｂには電流が流れないから、トランジスタ
６４Ｂのベース電圧はバイアス電圧線５８のバイアス電
圧に保たれる。

このような条件の下では、トランジスタ６４Ｂは非導通
状態となり、トランジスタ６４Ａは導通状態となるから
、接地線１８からトランジスタ６４Ａを通ってトランジ
スタ１４へ電流が流れる。

あるいは、端子１２に加えられる入力信号が論理「１」
の場合には、トランジスタ３６Ｂが導通状態となって、
電流ＩＯがトランジスタ３６Ｂと抵抗５６Ｂを通って流
れるから、トランジスタ６４Ｂが導通状態、トランジス
タ６４Ａが非導通状態となる。

この状態の下ではトランジスタ１４の電流は、トランジ
スタ６４Ｂのコレクタに接続されている出力電流加算母
線１６を流れる。

第２差動対６２は完全に均衡がとれているから、接続さ
れているエミッタの電圧は、第２差動対６２が２種類の
動作状態の間を差動的に切り換えられた時には、大幅な
変化は行わない。

更に詳しくいえば、エミッタ電圧は導通状態になってい
るトランジスタのベース電圧よりも１個のダイオードの
電圧降下分だけ低く保たれ、そのトランジスタのベース
電圧はバイアス電圧線５８の電圧よりもおよそ１個のダ
イオードの電圧降下分だけ高い電圧に保たれる。

したがって、第２差動対６２のエミッタ電圧は、この差
動対がその２つの状態のうちの間で切り換えられる時に
、バイアス電圧線５８の一定電圧に保たれる。

従って、エミッタ電圧がほぼ変化しないから、エミッタ
の電圧変化に要する時間のスイッチング遅延がなくなり
、そのために通常のシングル・二ンデッド構成を用いる
従来のスイッチよりも極めて有利である。

また、スイッチングセルのスイッチング速度がスイッチ
ングされる電流の値とはほとんど独立しており、各スイ
ッチトランジスタ６４Ａ、６４Ｂにおけるエミッタ・ベ
ース間電圧がダイオード１個の電圧降下の変化分だけ確
実にスイッチングを行うことができる。

このことは、下位ビットの電流に対するスイッチング時
間が、高位ビットの電流に対するスイッチング時間より
もはるかに長い従来の変換器とは対照的である。

本発明の変換器の定速度スイッチング特性は、変換器が
掛算器として動作する時に正確に動作するのに特に価値
がある。

２種類のスイッチ状態のいずれに対してもトランジスタ
６４Ａ、６４Ｂのエミッタ電位は等しいから、トランジ
スタ１４のコレクタ電位も同様に、いずれのスイッチ状
態に対しても同じ電位を有する。

したがって、種々のビットの組合わせが切り換えられた
時に、差動電圧変化はない。

そのために非直線性と、差動加熱効果によりひき起され
る熱的過渡誤差か減少する。

抵抗５６Ａ、５６Ｂからの電流■０は前記したバイアス
電圧発生回路６０を流れる。

このバイアス電圧発生回路６０は、ここで説明している
実施例では、直列接続されたダイオード７０．７２と、
ＰＮＰ トランジスタ７４とで構成される。

トランジスタ７４のベースは増幅器２６により励振され
る制御ベース線２４に接続され、コレクタは負電源線２
２に接続される。

このような構成により、バイアス電圧線５８はベース線
２４の電圧よりも３個のダイオードの電圧降下分だけ高
い電圧に保たれる。

実際には、このバイアス電圧は第２差動対６２の両方の
入力端子へ与えられる共通モード信号となる。

この共通モード信号は、抵抗５６Ａまたは５６Ｂを交互
に流れる電流ＩＯから生ずる均衡がとれているが逆対称
的な信号に組合わされる。

抵抗５６Ａまたは５６Ｂ（両方とも抵抗値は１．５にオ
ーム）を流れる電流■ｏか０．５ ｍＡだと、導通状態
となっているトランジスタ６４ Ａ、 ６４Ｂのベース
電圧は、バイアス電圧線５８よりもおよそダイオード１
個の電圧降下分だけ高い。

そうすると、非導通状態となっているトランジスタのエ
ミッタ電圧はベース電圧よりもダイオード１個の電圧降
下分だけ低い。

これらのトランジスタのエミッタはマルチエミッタトラ
ンジスタ１４のコレフタに接続されているから、トラン
ジスタ１４のコレクタはほぼバイアス電圧線５８の電圧
に保たれる。

したがって、トランジスタ１４のコレクタベース間電圧
は、電源電圧の変化すなわち基準電圧源３２の電圧変化
とは無関係にダイオード３個分の電圧降下の差に維持さ
れる。

このバイアス回路構成は電源電圧すなわち基準電圧源３
２の電圧変化が増幅率ｈＲＥによって、トランジスタ１
４のコレクタ電流を変化させることを防ぐ。

また、基準電圧源３２の電圧変化はトランジスタ６４Ａ
、６４Ｂのコレクタ・ベース間に現われるか、トランジ
スタ６４Ａと６４Ｂはそれらのエミッタ回路中の定電流
源により作動されるから、トランジスタ６４Ａ、６４Ｂ
のコレクタ電流に大きな影響は及ぼさない。

このようにこのバイアス回路の構成は電源電圧の変動に
対して変換器を非常に安定させる。

先に説明したように、この変換器が標準のＴＴＬ論理回
路とともに用いられる場合には、しきい値電圧線５０が
しきい値電圧制御回路５２により、接地線１８に対して
＋１．４ｖの電圧に保たれる。

この回路は正電圧線４４と接地線１８との間に直列接続
される３個の抵抗７６．７８，８０を有する。

正電源ピン９２の電圧が＋５ｖで、抵抗７６゜７８．８
０の抵抗値がそれぞれ１０，６，６にオームだとすると
、抵抗７８と８０との共通接続点８２の電圧は約＋１．
４ｖとなる。

この電圧は導通状態となっているＰＮＰ ）ランジス
タ８４のベースに加えられる。

このトランジスタのエミッタはベース電圧よりダイオー
ド１個の電圧降下分だけ高い電圧、すなわち、約＋２．
１ｖになる。

このエミッタは導通状態となっているＮＰＮ Ｉ−ラ
ンジスタ８６のベースに接続される。

このトランジスタのエミッタ電圧はそのベース電圧より
もダイオード１個の電圧降下分だけ低い、すなわち、約
＋１．．４Ｖである。

このエミッタはしきい値電圧線５０に接続され、しきい
値電圧をスイッチングセルに与える。

本発明の別の実施例によれば、本変換器にはＴＴＬ論理
信号またはＣＭＯ３論理信号のいずれにも選択的に動作
できるようにする装置か設けられる。

先に説明したように、ＴＴＬ論理信号は＋１．４Ｖのし
きい値電圧を必要とする。

しかし、ＣＭＯ３論理入力が採用される場合には、しき
い値は＋２，５Ｖの半分の最適値にセットすべきである
。

更に、現在では２種類のＣＭＯＳロジックが使用されて
いる。

一方のロジックはたとえば約５ｖの低電源電圧で動作し
、他方のロジックはたとえば約１２Ｖというようなかな
り高い電源電圧で動作する。

いずれの種類のＣＭＯＳロジックも本発明の変換器に使
用できる。

更に詳しくいえば、ＣＭＯＳロジックで動作するために
は、使用者は正電源ピン９２と９４との間ニシャンパ９
０を接続するだけでよい。

このジャンパ接続により抵抗γ６が短絡されるから、接
続点８２における電圧は２個の等しい抵抗値の抵抗７８
．８０の分圧作用により決定される。

したがって、このような条件の下ではトランジスタ８４
０ベースに加えられる電圧は正電源電圧Ｅｃｏの２分の
１に常に等しい。

先に説明したように、この電圧はトランジスタ８４と８
６により処理されてから、しきい値電圧線５０に現われ
る。

したがって、特定のＣＭＯＳロジックに対して適当な正
電源電圧が選択されれば、しきい値電圧は１／２Ｅｃｃ
という要求されたレベルに自動的にセットされる。

更に、この結果はピンフ七グラミングという非常に簡単
な方法によって、使用者により達成される。

正電源電圧ＥＣＣの選択される比較的広い範囲にわたっ
て変換器が適切に動作するようにするために、トランジ
スタ４０が定電流発生器であり、希望する電源電圧範囲
に対して０．５ ｍＡの一定出力電流ＩＯを与える。

このトランジスタ４０に対する共通ベース線４６の電圧
は制御回路１ｏｏにより自動的にセットされる。

この制御回路１００はアースと負電源（−１５Ｖ）との
間に接続される定電流源としての機能をもつＮＰＮ
トランジスタ１０２を含む。

トランジスタ１０２は電流レベルを０．５ ｍＡにセッ
トするエミッタ抵抗１０４を含む。

このトランジスタ１０２は別の電流源としての機能をも
つＰＮＰ トランジスタ１０６に接続される。

このトランジスタ１０６は正電源により附勢される。

トランジスタ１０６とトランジスタ４０とは整合されて
おり共通ベース線４６により駆動される。

トランジスタ１０６のベース電圧は０．５ｍＡの電流を
発生するのに必要な値に自動的に維持される。

その理由は、０．５ｍＡの電流かトランジスタ１０２に
より固定されるからである。

このように、全ての定電流源として機能するトランジス
タ４０のベースは０．５ ｍＡの電流を発生するのに必
要な値に保たれる。

ここで開示している回路は＋４．７５〜＋ １５．８
Ｖの範囲のＥｃｃの値に対して、変換器を適正に動作さ
せるように構成される。

変換器の全体の構成を第２図に示す。

この図に示す変換器は１２ビツトのデジタル容量を持ち
、このデジタル容量は３つの４ビツトスイッチ群１１０
．１１２，１１４に分割されている。

第１群の出力電流加算母線１６は出力端子１１６は直結
される。

他の２つの出力電流加算母線１１８゜１２０は減衰回路
網１２２，１２４を介して出力端子に接続される。

これらの減衰回路網はそれぞれ１６：１．１２８：１の
減衰を行う。

抵抗１２６゜１２８が出力増幅器をＩＯＶまたは２０Ｖ
の範囲で動作させるために設けられる。

最後のスイッチ群１１４のためにＲ−２Ｒ回路網１３０
が使用される。

このスイッチ群１１４のトランジスタは他の２つのスイ
ッチ群のトランジスタの電流レベルの半分の電流レベル
で動作する。

Ｒ−２Ｒ回路網を適正に終わらせるために、１２番目の
スイッチトランジスタ１３４に整合された付加的なトラ
ンジスタ１３２が設けられる。

トランジスタ１３４と他のスイッチトランジスタとの間
には２対１のエミッタ面積の不一致があるが、その結果
束ずる差動利得温度係数は無視できるほど小さい。

その理由はトランジスタ１３４が最小位のビットレベル
に導入されるからである。

ここで開示されている変換器は、基準電圧源３２の電圧
を掛けるべき値の１つとして変化させ、他の値をデジタ
ル入力数とすることにより二象限信号掛算器（ｔｗｏ
−ｑｕａｄｒａｎｔ ｍｕｌｔｉｐｌｉｅｒ）として動
作させることができる。

基準電圧の大きさは全てのビット電流の大きさをそれに
対応して直接制御する。

その理由は、ビット電流が抵抗３４を流れる基準電流を
追従するように、増幅器２６が制御ベース線２４の電圧
をセットするからである。

ビット電流は、以上説明した独特のスイッチングおよび
電圧制御装置のために、非常に低いレベルでも正しい値
に維持されるから、変換器は掛算器として非常に正確に
動作する。

【図面の簡単な説明】

第１図は本発明のデジタル−アナログ変換器の１つのス
イッチセルと、他の部品に対するこのスイッチセルの関
係を示す変換器の回路図、第２図は本発明の変換器の全
体の回路構成を示す回路図である。 １０・・・スイッチングセル、１２・・・論理信号入力
端子、１４・・・マルチエミッタトランジスタ、１６・
・・出力電流加算母線、１８・・・接地線、２０・・・
電流設定抵抗、２２・・・負電源線、２４・・・制御ベ
ース線、２６・・・演算増幅器、２８ 、３０・・・基
準トランジスタ、３２・・・基準電圧線、３４・・・基
準抵抗、３６Ａ。 ３７Ｂ、４０・・・ＰＮＰ ）ランジスタ、３８・・
・第１差動対、４２・・・電流設定抵抗、４４・・・正
電源線、４６・・・共通ベース線、５０・・・しきい値
電圧線、５２・・・しきい値電圧制御回路、５６Ａ、５
６Ｂ・・・抵抗、５８・・・バイアス電圧線、６０・・
・バイアス電圧発生回路、６２・・・第２差動対、６４
Ａ、６４Ｂ・・・ＮＰＮ ）ランジスタ、７０．７２・
・・ダイオード、７４・・・ＰＮＰ ）ランジスタ、
７６．７８，８０・・・抵抗、８２・・・接続点、８４
・・・ＰＮＰ ）ランジスタ、８６・・・ＮＰＮ
トランジスタ、９０・・・ジャンパ、９２．９４・・・
正電源ピン、１００・・・制御回路、１０２・・・ＮＰ
Ｎ ）ランジスタ、１０４・・・エミッタ抵抗、１０
６・・・ＰＮＰ トランジスタ、１１０゜１１２．１
１４・・・４ビツトスイッチ群、１１６・・・出力端子
、１１８，１２０・・・出力電流加算母線、１２２．１
２４・・・減衰回路網、１２６，１２８・・・抵抗、１
３０・・・Ｒ−２Ｒ回路網、１３２・・・スイッチトラ
ンジスタ、１３４・・・トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 下記の構成要件からなるスイッチングセル１０の複
   数個がＩＣチップ上に形成されていることを特徴とする
   集積回路デジタル−アナログ変換器： デジタル入力信号が加えられる論理信号入力端子１２： 前記入力端子１２からの信号がベースに加えられる第１
   のＰＮＰ トランジスタ３６Ａと、エミッタがこのト
   ランジスタ３６Ａのエミッタと接続され、ベースが、し
   きい値電圧制御回路５２によって一定電圧に保たれてい
   るしきい値電圧線５０に接続されている第２のＰＮＰ
   ）ランジスタ３６Ｂとからなる第１差動対３８： 前記第１及び第２のＰＮＰ ）ランジスタ３６Ａ。 ３６Ｂのエミッタにコレクタが接続されて、前記第１及
   び第２のＰＮＰ ）ランジスタ３６Ａ、３６Ｂへの定
   電流供給源として機能する第３のＰＮＰ トランジス
   タ４０と、このトランジスタ４０を定電流供給源として
   機能させるために、電流設定抵抗４２を介してこのトラ
   ンジスタ４０のエミッタに接続されている正電源線４４
   と、このトランジスタ４０のベースに接続されている共
   通ベース線４６とからなっていて、論理信号入力端子１
   ２に加えられる論理信号が「０」のときには、前記第１
   のＰＮＰ ）ランジスタ３６Ａに流れる電流を供給し
   、論理「１」信号が論理信号入力端子１２に加えられる
   ときには前記第２のＰＮＰ トランジスタ３６Ｂに流
   れる電流を供給する定電流源二ベースがそれぞれ前記第
   １差動対３８の第１のトランジスタ３６Ａと第２のトラ
   ンジスタ３６Ｂのコレクタに接続されていると共に、そ
   れぞれ同値の抵抗５６Ａ、５６Ｂを介して、バイアス電
   圧発生回路６０によりほぼ一定電圧に保たれているバイ
   アス電圧線５８に接続されており、コレクタがそれぞれ
   接地線１８と出力電流加算母線１６に接続されている、
   全く特性の同じ第１のＮＰＮ トランジスタ６４Ａと第
   ２のＮＰＮ トランジスタ６４Ｂとからなる第２差動対
   ６２： 前記第２差動対６２を構成する前記第１のＮＰＮトラン
   ジスタ６４Ａと前記第２のトランジスタ６４Ｂとのエミ
   ッタにコレクタが接続され、エミッタが電流設定抵抗２
   ０を介して負電源線２２に接続され、ベースが制御ベー
   ス線２４に接続されていて、制御ベース線２４の電圧制
   御により定電流発生器として機能し、第１差動対３８の
   第１のトランジスタ３６Ａに前記定電流源からの定電流
   が流れるときには、抵抗５６Ａに電流が流れることによ
   り、第２差動対６２の第１のトランジスタ６４Ａを通っ
   て接地線１８から定電流が流れ、第１差動対３８の第２
   のトランジスタ３６Ｂに前記定電流源からの定電流が流
   れるときには、抵抗５６Ｂに電流が流れることにより、
   第２差動対６２の第２のトランジスタ６４Ｂのコレクタ
   に接続されている出力電流加算母線１６に定電流が流れ
   るようにし、この定電流が第２の差動対６２のトランジ
   スタ６４Ａ、６４Ｂのいずれの方を流れても、コレクタ
   が接続されているこの２つのトランジスタ６４Ａ、６４
   Ｂのエミッタの電圧が殆んど一定に保たれることを特徴
   とするＮＰＮマルチエミッタトランジスタ１４： 前記出力電流加算母線１６に直結され、または減衰回路
   網１２２，１２４を介して接続されるアナログ信号出力
   端子１１６゜