JPS5917708A - Fetミキサ - Google Patents
FetミキサInfo
- Publication number
- JPS5917708A JPS5917708A JP12711182A JP12711182A JPS5917708A JP S5917708 A JPS5917708 A JP S5917708A JP 12711182 A JP12711182 A JP 12711182A JP 12711182 A JP12711182 A JP 12711182A JP S5917708 A JPS5917708 A JP S5917708A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- source
- gate
- mixer
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
- H03D7/125—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes with field effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplitude Modulation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、デュアルゲートMO8−PET を用いたミ
キサに関するO 〔発明の技術的背景とその問題点〕 一般に能動素子でミキサを作った場合、その性能を示す
項目として特に重要なものは次の4つである。
キサに関するO 〔発明の技術的背景とその問題点〕 一般に能動素子でミキサを作った場合、その性能を示す
項目として特に重要なものは次の4つである。
■ 変換利得
■ NF
■ 混変調特性(3次歪特性)
■ 局発信号とRF傷信号間干渉の抑制及び逆方向アイ
ソレーション これらのうち、変換利得とNFとは大きな相関があり、
ふつう変換利得が最も大きくとれるように入、出力のマ
ツチング回路を調整してやれば、それに伴ってNFも低
い値を示すようになる。一方、混変調特性は主に能動素
子のI−V伝達特性における動作点の設定と、注入して
やる局発信号電力とに依存している。例えばバイポーラ
トランジスタとFETとを比較すると、伝達関数が指数
関数の特性をもっているバイポーラトランジスタエリも
伝達関数が近似的な2乗特性となっているFET0方が
周波数変換の際に3次歪が発生しに<<、そのため混変
調特性・や相互変調特性が優れている。そして、FET
の中でもシングルゲートのものでなく、デュアルゲート
のMOS−FET を使用し、それぞれのゲートに局
発信号、RF倍信号加えてやる工うにすると、局発信号
とRF倍信号び入力と出力間のアイソレーションが大き
くとれるため、これらの間の干渉が防げ、局発信号のR
F端子側への漏れも少なくすることができる○ このように、デュアルゲートMO8−FET を使用
し几ミキサは、能動素子1個を使用して構成するミキサ
の中では最も特性が優れている。
ソレーション これらのうち、変換利得とNFとは大きな相関があり、
ふつう変換利得が最も大きくとれるように入、出力のマ
ツチング回路を調整してやれば、それに伴ってNFも低
い値を示すようになる。一方、混変調特性は主に能動素
子のI−V伝達特性における動作点の設定と、注入して
やる局発信号電力とに依存している。例えばバイポーラ
トランジスタとFETとを比較すると、伝達関数が指数
関数の特性をもっているバイポーラトランジスタエリも
伝達関数が近似的な2乗特性となっているFET0方が
周波数変換の際に3次歪が発生しに<<、そのため混変
調特性・や相互変調特性が優れている。そして、FET
の中でもシングルゲートのものでなく、デュアルゲート
のMOS−FET を使用し、それぞれのゲートに局
発信号、RF倍信号加えてやる工うにすると、局発信号
とRF倍信号び入力と出力間のアイソレーションが大き
くとれるため、これらの間の干渉が防げ、局発信号のR
F端子側への漏れも少なくすることができる○ このように、デュアルゲートMO8−FET を使用
し几ミキサは、能動素子1個を使用して構成するミキサ
の中では最も特性が優れている。
しかしながら反面、2つのゲートそれぞれに個別のマツ
チング回路及びバイアス回路を付加することが必要とな
り、部品点数と調整個所が増加するという欠点を持って
いる。
チング回路及びバイアス回路を付加することが必要とな
り、部品点数と調整個所が増加するという欠点を持って
いる。
第1図に、デュアルゲー)MOS−FET を用いた
従来のミキサの構成を示す。第1図において、1は局発
入力端子、2はRF入力端子であり、それぞれマツチン
グ回路38,4を介してデュアルゲートMO8−FET
5の第1ゲートG1.112’l )Gzに接続され
、FET5のドレインDはマツチング回路6を介してI
F出力端子7に接続されている。8,9.10は、ゲー
トG、のバイアス決定抵抗、11,12.13はゲート
G、のバイアス決定抵抗、IS、1gはハイハスコンデ
ンサ、16はチョークコイルである。
従来のミキサの構成を示す。第1図において、1は局発
入力端子、2はRF入力端子であり、それぞれマツチン
グ回路38,4を介してデュアルゲートMO8−FET
5の第1ゲートG1.112’l )Gzに接続され
、FET5のドレインDはマツチング回路6を介してI
F出力端子7に接続されている。8,9.10は、ゲー
トG、のバイアス決定抵抗、11,12.13はゲート
G、のバイアス決定抵抗、IS、1gはハイハスコンデ
ンサ、16はチョークコイルである。
一般にFETミキサの場合、良好な混変調特性はゲート
ソース間電圧が一?−(Vp: ピンチオフ電圧)付
近で適切な局発電力が注入され友時に得られるとされて
いる。デプレッション型FETの場合Vp < o
であるから、第1図に示した従来0FETミキサの場合
も、この例にもれずFET6のソースSに抵抗17を接
続することによってソース電位をグラウンドに対して正
の値に持ちあげておくとともに、ゲーt”GItG、の
バイアスを正の電源電圧VDDから抵抗分割に↓つてソ
ースSに対して相対的に負の電圧(Vo、s =;−ユ
、Va、、s5ユ)となるように固2
2 定している。
ソース間電圧が一?−(Vp: ピンチオフ電圧)付
近で適切な局発電力が注入され友時に得られるとされて
いる。デプレッション型FETの場合Vp < o
であるから、第1図に示した従来0FETミキサの場合
も、この例にもれずFET6のソースSに抵抗17を接
続することによってソース電位をグラウンドに対して正
の値に持ちあげておくとともに、ゲーt”GItG、の
バイアスを正の電源電圧VDDから抵抗分割に↓つてソ
ースSに対して相対的に負の電圧(Vo、s =;−ユ
、Va、、s5ユ)となるように固2
2 定している。
この工うに第1図に示す従来のFETミキサは、2つの
ゲートG、、G、に対しそれぞれ3個の抵抗によるバイ
アス回路を付加する必要がある^め、部品点数が多く、
!L九FETの素子間のバラツキに対するバイアス調整
個所が多いという欠点がある。
ゲートG、、G、に対しそれぞれ3個の抵抗によるバイ
アス回路を付加する必要がある^め、部品点数が多く、
!L九FETの素子間のバラツキに対するバイアス調整
個所が多いという欠点がある。
本発明の目的は、部品点数が少なく、調整も容易なデュ
アルゲートMO3−FET を用いたミキサを提供す
ることである0 〔発明の概要〕 この発明に係るFETミキサは、デュアルゲー)MOS
−FET のソースを接地するとともに、2つのゲー
トの少なくとも一方の71位をソースと同電位にしたこ
とを特徴としている。
アルゲートMO3−FET を用いたミキサを提供す
ることである0 〔発明の概要〕 この発明に係るFETミキサは、デュアルゲー)MOS
−FET のソースを接地するとともに、2つのゲー
トの少なくとも一方の71位をソースと同電位にしたこ
とを特徴としている。
この発明に工れば、部品点数が減少するばかりでな(、
FETの素子間のバラツキに対するaa個所も1つのゲ
ートのバイアス回路のみの1個所か、あるいは全く不要
とすることができる。さらに副次的な効果として、混変
調特性の裏り一層の向上を図ることが可能である。)第
2図に、デプレッション型デュアルゲートMOS −F
ET のID−Va、s特性をVG2B ヲバラメ
ータとして示した。この特性には変曲点が存在している
ため、任意のVG2S に対応する曲線上におい℃傾
きの等しくなる点が2つ存在する。
FETの素子間のバラツキに対するaa個所も1つのゲ
ートのバイアス回路のみの1個所か、あるいは全く不要
とすることができる。さらに副次的な効果として、混変
調特性の裏り一層の向上を図ることが可能である。)第
2図に、デプレッション型デュアルゲートMOS −F
ET のID−Va、s特性をVG2B ヲバラメ
ータとして示した。この特性には変曲点が存在している
ため、任意のVG2S に対応する曲線上におい℃傾
きの等しくなる点が2つ存在する。
この図において曲線Aで示したV G I 8−h付近
の軌跡が第1図の従来のFETミキサで使用されていた
動作点を示している。一方、曲線Bで示しり■GI8〉
0 の軌跡が本発明のFETミキサで使用する動作点
である。
の軌跡が第1図の従来のFETミキサで使用されていた
動作点を示している。一方、曲線Bで示しり■GI8〉
0 の軌跡が本発明のFETミキサで使用する動作点
である。
次に、M2図の曲線Bで示した動作点にした場合のミキ
サの利得とNFO値を対応づけるため、第3図に、ある
vO□8 を設定した時のVQ I 3対利得及びvo
、s 対NFの関係をそれぞれ曲線31.32で示し
几。利得とNFの対応は、ミキサの場合もアンプの場合
と同様に利得が最大となるva、s 付近でNFが最
小になるが、問題はこの第3図に対応したX−rnod
特性がどうなるかという点である。
サの利得とNFO値を対応づけるため、第3図に、ある
vO□8 を設定した時のVQ I 3対利得及びvo
、s 対NFの関係をそれぞれ曲線31.32で示し
几。利得とNFの対応は、ミキサの場合もアンプの場合
と同様に利得が最大となるva、s 付近でNFが最
小になるが、問題はこの第3図に対応したX−rnod
特性がどうなるかという点である。
第4図ニv011I 対X−mod 特性の図をv
G t sをパラメータとして示し、ま>t[5図にV
o + sに対応した利得、NF、X−mod の3
特性を表わす曲線51,52.53を重ね合わせて示す
。
G t sをパラメータとして示し、ま>t[5図にV
o + sに対応した利得、NF、X−mod の3
特性を表わす曲線51,52.53を重ね合わせて示す
。
第5図かられかるとおり、混変調特性の良くなるところ
は、変換利得及びNFO値が共に良くなるゲートG、の
バイアス値VA ではなく、そのVA の両側VB
とVCに2個所存在する0バイアスの大小関係はV
B (VA (VCである。この時、バイアスVBとV
cに対する変換利得とNFO値は最適値エリ多少悪くは
なっているが、その悪化の度合いは利得で2〜3dB
SNFでl dB 程度で、VA における混変調の
値のVi 、 Vcにおける混変調の値に対する悪化度
(約10 dB ) に比べるとさほど太きくはない
。
は、変換利得及びNFO値が共に良くなるゲートG、の
バイアス値VA ではなく、そのVA の両側VB
とVCに2個所存在する0バイアスの大小関係はV
B (VA (VCである。この時、バイアスVBとV
cに対する変換利得とNFO値は最適値エリ多少悪くは
なっているが、その悪化の度合いは利得で2〜3dB
SNFでl dB 程度で、VA における混変調の
値のVi 、 Vcにおける混変調の値に対する悪化度
(約10 dB ) に比べるとさほど太きくはない
。
しtがって、変換利得、NF、混変調特性の3者を満た
す最適バイアス点はVB 又はVc ということに
なる。しかし従来のFETミキサはバイアスVA の
ところで用いられており、混変調の値を重視したものと
はなっていない。
す最適バイアス点はVB 又はVc ということに
なる。しかし従来のFETミキサはバイアスVA の
ところで用いられており、混変調の値を重視したものと
はなっていない。
今、vO78の値を適当に選ぶことにエリ、変換利得と
NFが最良となるVo + B (r)バイアス点VA
40V とすることができ、この場合必然的にvn(
g、vc)o となる。本発明では、このVo、8
(7)値をOvに選び、Vo、s ’=;OV 、
Vo、s〉OVO値で変換利得、NF、混変調特性を最
適なものにしている。
NFが最良となるVo + B (r)バイアス点VA
40V とすることができ、この場合必然的にvn(
g、vc)o となる。本発明では、このVo、8
(7)値をOvに選び、Vo、s ’=;OV 、
Vo、s〉OVO値で変換利得、NF、混変調特性を最
適なものにしている。
本発明の一実施例を第6図に示した。第6図において、
第1図と相対応する部分には同一符号が付しである。図
から明らかなように、FET5のソースSは接地され、
またゲートG、は単に抵抗10を介して接地されている
点が第1図と異なっている。
第1図と相対応する部分には同一符号が付しである。図
から明らかなように、FET5のソースSは接地され、
またゲートG、は単に抵抗10を介して接地されている
点が第1図と異なっている。
即ち、このFETミキサの大きな特徴は、FET 5の
ソースSとゲートG!が直流的に直接接地されているこ
とと、ゲー)GlがソースSに対して正の電位に設定さ
れていることである。これによって前述し几ようにミキ
サとしての変換利得、NF、混変調特性を最適なものに
することができる。また、ソースSとゲートG2の両者
を共に直流的に接地することにエリ、バイアス抵抗数を
削減できると同時に、仮にFET 5の素子間のバラツ
キがあった場合でも直流バイアスの調整個所が、従来な
らゲートG、、G2の双方について行なわなければなら
ないのに対し、第6図の実施例においては、一方のゲー
トG、のバイアス回路について行なえば済む。さらに、
ゲー)G2は局発信号注入端子である友め、ゼロバイア
ス固定の状態で局発信号電力の注入効率が最大となるよ
うにゲートGl側のマツチング回路4を一旦決めてやれ
ば、あとはゲートG、のバイアス変動は起こり得ないの
で、常に局発信号電力の注入効率が最大の状態で使用す
ることができる。
ソースSとゲートG!が直流的に直接接地されているこ
とと、ゲー)GlがソースSに対して正の電位に設定さ
れていることである。これによって前述し几ようにミキ
サとしての変換利得、NF、混変調特性を最適なものに
することができる。また、ソースSとゲートG2の両者
を共に直流的に接地することにエリ、バイアス抵抗数を
削減できると同時に、仮にFET 5の素子間のバラツ
キがあった場合でも直流バイアスの調整個所が、従来な
らゲートG、、G2の双方について行なわなければなら
ないのに対し、第6図の実施例においては、一方のゲー
トG、のバイアス回路について行なえば済む。さらに、
ゲー)G2は局発信号注入端子である友め、ゼロバイア
ス固定の状態で局発信号電力の注入効率が最大となるよ
うにゲートGl側のマツチング回路4を一旦決めてやれ
ば、あとはゲートG、のバイアス変動は起こり得ないの
で、常に局発信号電力の注入効率が最大の状態で使用す
ることができる。
第7図は、本発明の他の実施例としてゲートG l
+ 02の双方を共に直流的に接地し九例を示す。この
実施例ではF、E T 5として、デブレ’)i/”E
7型(7)MOS−FET で、vOIS=■G25
=0の条件の下で、適当なりD8、局発信号電力が設定
された場合に、ちょうど最適な変換利得、NF、混変調
特性が得られるものを選択する必要がある。
+ 02の双方を共に直流的に接地し九例を示す。この
実施例ではF、E T 5として、デブレ’)i/”E
7型(7)MOS−FET で、vOIS=■G25
=0の条件の下で、適当なりD8、局発信号電力が設定
された場合に、ちょうど最適な変換利得、NF、混変調
特性が得られるものを選択する必要がある。
以上の工うに、本発明によればデュアルゲー)MOS−
FET でミキサを構成する場合、FETのソースを
接地し、かつ2つのゲートの少なくともどもらか一方を
ソースと直流的に同電位とし、ソースと同電位にないゲ
ートがある場合には、それにソースに対して正のバイア
スを与えることにエリ回路の簡単化、調整の容易化を達
成すると同時に、NF、変換利得特性をほとんど劣化さ
せることなく混変調特性を改善させることができる。こ
れにエリ従来、デュアルゲー)MOS−FET によ
るミキサでは90 dBμ ぐらいの混変調特性しか得
られなかったものが、100〜105 dBμ程度まで
その値を改善することが可能となる。
FET でミキサを構成する場合、FETのソースを
接地し、かつ2つのゲートの少なくともどもらか一方を
ソースと直流的に同電位とし、ソースと同電位にないゲ
ートがある場合には、それにソースに対して正のバイア
スを与えることにエリ回路の簡単化、調整の容易化を達
成すると同時に、NF、変換利得特性をほとんど劣化さ
せることなく混変調特性を改善させることができる。こ
れにエリ従来、デュアルゲー)MOS−FET によ
るミキサでは90 dBμ ぐらいの混変調特性しか得
られなかったものが、100〜105 dBμ程度まで
その値を改善することが可能となる。
第1図は従来のデュアルゲー)VO8−FETを用い几
ミキサの回路構成図、第2図はデプレッションMFET
の1n−Va、s 特性をV G 2 g をパラ
メータとして示した図、第3図はあるVO211を設定
した場合のVO33対変換利得及びVo、s対NFの関
係全示した図、第4図はV o + s 対混変調特
性をVO23をパラメータとして示した図、第5図はV
O19に対応した変換利得とNFお↓び混変調特注を重
ね合わせて示した図、第6図はこの発明の一実施例の回
路構成図、第7図はこの発明の他の実施例の回路構成図
である。 1・・・局発入力端子、2・・・RF入力端子、3゜4
.6−゛・マツヂング回路、5・・・デュアルゲートM
O8−FET 、7・・・I I”出力端子。 出願人代理人 弁理士 鈴 江 武 彦第2図 0vG1SCv〕 第3図 第4図 0VGiS (V) 第5図 VB VA VC VGlS (V)
ミキサの回路構成図、第2図はデプレッションMFET
の1n−Va、s 特性をV G 2 g をパラ
メータとして示した図、第3図はあるVO211を設定
した場合のVO33対変換利得及びVo、s対NFの関
係全示した図、第4図はV o + s 対混変調特
性をVO23をパラメータとして示した図、第5図はV
O19に対応した変換利得とNFお↓び混変調特注を重
ね合わせて示した図、第6図はこの発明の一実施例の回
路構成図、第7図はこの発明の他の実施例の回路構成図
である。 1・・・局発入力端子、2・・・RF入力端子、3゜4
.6−゛・マツヂング回路、5・・・デュアルゲートM
O8−FET 、7・・・I I”出力端子。 出願人代理人 弁理士 鈴 江 武 彦第2図 0vG1SCv〕 第3図 第4図 0VGiS (V) 第5図 VB VA VC VGlS (V)
Claims (2)
- (1)デュアルゲートMO8−PET の各ゲートに
それぞれRF倍信号局発信号を注入し、ドレインからI
F倍信号取出すミキサにおいて、1記MO8−FET
のソースを接地するとともに、2つのゲートの少なくと
も一方の電位を直流的にソースと同電位としたことを特
徴とするFETミキサ。 - (2)デュアルグー)MOS−FET の2つのゲート
のうち直流的にン゛−スと同電位でない方のゲートはソ
ースに対して正の電位に設定されていることを特徴とす
る特許請求の範囲第1項記載のFETミキサ0
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12711182A JPS5917708A (ja) | 1982-07-21 | 1982-07-21 | Fetミキサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12711182A JPS5917708A (ja) | 1982-07-21 | 1982-07-21 | Fetミキサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5917708A true JPS5917708A (ja) | 1984-01-30 |
Family
ID=14951875
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12711182A Pending JPS5917708A (ja) | 1982-07-21 | 1982-07-21 | Fetミキサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5917708A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4814649A (en) * | 1987-12-18 | 1989-03-21 | Rockwell International Corporation | Dual gate FET mixing apparatus with feedback means |
JPH0198568A (ja) * | 1987-09-16 | 1989-04-17 | Sipra Patentwickl & Beteiligung Gmbh | 糸案内管への糸吹込み用圧縮空気装置 |
JPH03149603A (ja) * | 1989-11-07 | 1991-06-26 | Fujitsu Ltd | 自動組立機の部品実装順序決定処理方法 |
EP0805551A1 (en) * | 1995-02-14 | 1997-11-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor circuit |
-
1982
- 1982-07-21 JP JP12711182A patent/JPS5917708A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0198568A (ja) * | 1987-09-16 | 1989-04-17 | Sipra Patentwickl & Beteiligung Gmbh | 糸案内管への糸吹込み用圧縮空気装置 |
US4814649A (en) * | 1987-12-18 | 1989-03-21 | Rockwell International Corporation | Dual gate FET mixing apparatus with feedback means |
JPH03149603A (ja) * | 1989-11-07 | 1991-06-26 | Fujitsu Ltd | 自動組立機の部品実装順序決定処理方法 |
EP0805551A1 (en) * | 1995-02-14 | 1997-11-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor circuit |
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