JPS5917540B2 - 半導体装置の配線形成方法 - Google Patents
半導体装置の配線形成方法Info
- Publication number
- JPS5917540B2 JPS5917540B2 JP12780976A JP12780976A JPS5917540B2 JP S5917540 B2 JPS5917540 B2 JP S5917540B2 JP 12780976 A JP12780976 A JP 12780976A JP 12780976 A JP12780976 A JP 12780976A JP S5917540 B2 JPS5917540 B2 JP S5917540B2
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- JP
- Japan
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- layer
- etching
- present
- semiconductor device
- wiring
- Prior art date
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の配線形成方法に関し、特５に半導
体素子のＡノ配線層の改良された形成方法を含む半導体
装置の配線方法を提供することを目的とする。
体素子のＡノ配線層の改良された形成方法を含む半導体
装置の配線方法を提供することを目的とする。
従来一例の半導体装置の積造において、第１図に一部を
断面図で示す半導体素子の配線層の配設ｊ０は次の如く
行われる。
断面図で示す半導体素子の配線層の配設ｊ０は次の如く
行われる。
即ち第１図にて点線表示したシリコン基体１はこれに形
成された電極領域は記載を省略して示される。そして主
面には絶縁被膜の一例のＳｉＯ２層２、２’ ・・・が
形成され、電極領域の基体主面部に開口を備えた該開口
にて接続す５るＡノの配線層３、３’ ・・・を備える
。かゝる構造の半導体素子は次の如く製造される。即ち
基板１のｌ主面にＳｉＯ２膜２を被着レこれに開口を設
けこゝから不純物を拡散導入して所定の電極領域（図示
省略）を形成したのち前記主面にＡｊｌ、を一’０例の
蒸着にて被着する。前記Ａノ層にフォトレジストを被着
したのちこれにマスクにより所定の配線パターンのレジ
スト層４、４’ ・・・に形成する。次に前記レジスト
層をマスクにして一例のＨ３ＰＯ４によつてＡノ層の露
出部をエッチング除去し、配■５線パターン形状のＡノ
層を形成する。のちレジスト層を除去して半導体素子の
形成を達成する。上記従来の半導体素子の製造において
レジスト層とＡノ層との密着性の問題でテーパ角度にバ
ラツキを生ずるとともにコントロール範囲もせまい。■
０また密着性が弱いため充分なテーパ角度をつけること
ができない欠点もある。本発明は上記従来の欠点を除去
する半導体装置の配線形成方法を提供するものである。
成された電極領域は記載を省略して示される。そして主
面には絶縁被膜の一例のＳｉＯ２層２、２’ ・・・が
形成され、電極領域の基体主面部に開口を備えた該開口
にて接続す５るＡノの配線層３、３’ ・・・を備える
。かゝる構造の半導体素子は次の如く製造される。即ち
基板１のｌ主面にＳｉＯ２膜２を被着レこれに開口を設
けこゝから不純物を拡散導入して所定の電極領域（図示
省略）を形成したのち前記主面にＡｊｌ、を一’０例の
蒸着にて被着する。前記Ａノ層にフォトレジストを被着
したのちこれにマスクにより所定の配線パターンのレジ
スト層４、４’ ・・・に形成する。次に前記レジスト
層をマスクにして一例のＨ３ＰＯ４によつてＡノ層の露
出部をエッチング除去し、配■５線パターン形状のＡノ
層を形成する。のちレジスト層を除去して半導体素子の
形成を達成する。上記従来の半導体素子の製造において
レジスト層とＡノ層との密着性の問題でテーパ角度にバ
ラツキを生ずるとともにコントロール範囲もせまい。■
０また密着性が弱いため充分なテーパ角度をつけること
ができない欠点もある。本発明は上記従来の欠点を除去
する半導体装置の配線形成方法を提供するものである。
本発明の半導体装置の配線形成方法は、半導体３５素子
の表面のアルミニウム配線層上に低温プラズマ法により
ＳｉＣまたはＳｉ３Ｎ４の層を被着して上記２層間にイ
ンターフェース層を形成させ、上記ＳｉＣまたはＳｉ３
Ｎ４層をマスクとしてアルミニウム配線層にエツチング
を施すに際し上記インターフエース層の優先的なエツチ
ングによりアルミニウム配線層の側面にテーパを付与す
ることを特徴とする。
の表面のアルミニウム配線層上に低温プラズマ法により
ＳｉＣまたはＳｉ３Ｎ４の層を被着して上記２層間にイ
ンターフェース層を形成させ、上記ＳｉＣまたはＳｉ３
Ｎ４層をマスクとしてアルミニウム配線層にエツチング
を施すに際し上記インターフエース層の優先的なエツチ
ングによりアルミニウム配線層の側面にテーパを付与す
ることを特徴とする。
次に本発明を一実施例の半導体装置の配線形成方法につ
き図面を参照して詳細に説明する。
き図面を参照して詳細に説明する。
第２図半導体素子の製造工程の一部を示す。同図ａは基
板１の主面に絶縁被膜の一例のＳｉＯ２層２，２′・・
・が形成され、電極領域形成予定部の前記絶縁被膜の開
口より基板に不純物が拡散導入されて電極領域（図示省
略）を形成したのち前記主面に一例の蒸着によりＡノ層
３を被着する。次にこれに積層してＳｉＣまたはＳｉ３
Ｎ４の被膜１４を被着する。この膜の被着には低温（４
００℃以下）のプラズマデポ（ＰｌａＳｍａＤｅｐＯＳ
ｉｔｉＯｎ）にて約２０００人コーテイグする。さらに
前記に積層してレジスト被覆を施し、所定の配線パター
ンのレジスト層１５，１５１・・・に形成する（図ａ）
。次いで上記レジスト層１５，１５１・・・をマスクに
してＳｉＣまたはＳｉ３Ｎ４の被膜１４に一例のＣＦ４
によるプラズマエツチングの如き手段によりエツチング
を施し、ＳｉＣまたはＳｉ３Ｎ４のパターン状被膜１４
ａ９１４ａ′・・・に形成する（図ｂ）。次に上記Ｓｉ
ＣまたはＳｉ３Ｎ４のパターン状被膜１４ａ，１４ａ′
・・・をマスクとしてＨ３ＰＯ４を主成分とする混酸の
エツチング液をもつてＡノ層３の露出面にエツチングを
施し、電極３ａ，３ａ１に形成する（図ｃ）。上記に訃
いて電極のＡノ層の端面は所望の斜面に形成できる。こ
れは第３図にて説明する如く、既にＳｉＣまたぱＳｉ３
Ｎ４でなる層をＡノ層にブラズマデポ形成した際、両層
の接着界面にインターフエーズ層３４（図ａ）が形成さ
れ、Ｈ３ＰＯ４を主成分とするＡノのエツチング液に対
しＡｊ！，よりもエツチングレートが遥かに大きい。こ
のため上記インターフエーズ層の延在する方向のエツチ
ングはＡノ層の層厚方向のエツチングよりも急速に進捗
する。即ちＡノ層のサイドエツチングが時間の経過とと
もにインターフエーズ層のエツチングにより上面が拡張
されるので、望ましいエツチング面を形成しうる。図ｂ
に上記の状態を説明しつ＼Ａノ層に対するエツチングの
中間課程を示す。そして図ｃはさらにインターフエーズ
層のエツチングも図ｂの状態よりも進行するとともに既
に一部ではＡノ層はなくなり下層（一例のＳｉＯ２層）
が露出している。上記の如くしてテーパエツチングを達
成する。さらに第４図に本発明方法によるエツチングの
形状を従来のそれと比較して示す。図は断？形状のＳＥ
Ｍ観察写真より模写したもので、倍率は約６０００倍、
図ａは従来、図ｂは本発明の夫々の方法によるエツチン
グの状況を示す。エツチングはともに３０℃、従来のも
の＼エツチング液はＨ３ＰＯ４：７６０部、ＣＨ３ＣＯ
ＯＨ：１５０部、ＨＮＯ３：３０部、Ｈ２Ｏ：５０部の
混合割合、本発明のもの＼エツチング液はＨ３ＰＯ４：
７６０部、ＣＨ３ＣＯＯＨ：１５０部、ＨＮＯ３：８旧
取Ｈ２Ｏ：５０部の混合割合で類似のものである。
板１の主面に絶縁被膜の一例のＳｉＯ２層２，２′・・
・が形成され、電極領域形成予定部の前記絶縁被膜の開
口より基板に不純物が拡散導入されて電極領域（図示省
略）を形成したのち前記主面に一例の蒸着によりＡノ層
３を被着する。次にこれに積層してＳｉＣまたはＳｉ３
Ｎ４の被膜１４を被着する。この膜の被着には低温（４
００℃以下）のプラズマデポ（ＰｌａＳｍａＤｅｐＯＳ
ｉｔｉＯｎ）にて約２０００人コーテイグする。さらに
前記に積層してレジスト被覆を施し、所定の配線パター
ンのレジスト層１５，１５１・・・に形成する（図ａ）
。次いで上記レジスト層１５，１５１・・・をマスクに
してＳｉＣまたはＳｉ３Ｎ４の被膜１４に一例のＣＦ４
によるプラズマエツチングの如き手段によりエツチング
を施し、ＳｉＣまたはＳｉ３Ｎ４のパターン状被膜１４
ａ９１４ａ′・・・に形成する（図ｂ）。次に上記Ｓｉ
ＣまたはＳｉ３Ｎ４のパターン状被膜１４ａ，１４ａ′
・・・をマスクとしてＨ３ＰＯ４を主成分とする混酸の
エツチング液をもつてＡノ層３の露出面にエツチングを
施し、電極３ａ，３ａ１に形成する（図ｃ）。上記に訃
いて電極のＡノ層の端面は所望の斜面に形成できる。こ
れは第３図にて説明する如く、既にＳｉＣまたぱＳｉ３
Ｎ４でなる層をＡノ層にブラズマデポ形成した際、両層
の接着界面にインターフエーズ層３４（図ａ）が形成さ
れ、Ｈ３ＰＯ４を主成分とするＡノのエツチング液に対
しＡｊ！，よりもエツチングレートが遥かに大きい。こ
のため上記インターフエーズ層の延在する方向のエツチ
ングはＡノ層の層厚方向のエツチングよりも急速に進捗
する。即ちＡノ層のサイドエツチングが時間の経過とと
もにインターフエーズ層のエツチングにより上面が拡張
されるので、望ましいエツチング面を形成しうる。図ｂ
に上記の状態を説明しつ＼Ａノ層に対するエツチングの
中間課程を示す。そして図ｃはさらにインターフエーズ
層のエツチングも図ｂの状態よりも進行するとともに既
に一部ではＡノ層はなくなり下層（一例のＳｉＯ２層）
が露出している。上記の如くしてテーパエツチングを達
成する。さらに第４図に本発明方法によるエツチングの
形状を従来のそれと比較して示す。図は断？形状のＳＥ
Ｍ観察写真より模写したもので、倍率は約６０００倍、
図ａは従来、図ｂは本発明の夫々の方法によるエツチン
グの状況を示す。エツチングはともに３０℃、従来のも
の＼エツチング液はＨ３ＰＯ４：７６０部、ＣＨ３ＣＯ
ＯＨ：１５０部、ＨＮＯ３：３０部、Ｈ２Ｏ：５０部の
混合割合、本発明のもの＼エツチング液はＨ３ＰＯ４：
７６０部、ＣＨ３ＣＯＯＨ：１５０部、ＨＮＯ３：８旧
取Ｈ２Ｏ：５０部の混合割合で類似のものである。
さらに本発明の方法はエツチング液の温度、組成等を変
えて組み合わすことによりテーパ角度を容易にコントロ
ールすることが可能である。上記を第５図に例示する。
本発明方法による製品につきＴ．ｃ．Ｔ（Ｔｂｅｒｍａ
ｌＣｙｃｌｉｎｇＴｅＳｔ）を施し従来方法による製品
と多層配線用素子のＡノ配線層の段切れチエツクを行な
つた。
えて組み合わすことによりテーパ角度を容易にコントロ
ールすることが可能である。上記を第５図に例示する。
本発明方法による製品につきＴ．ｃ．Ｔ（Ｔｂｅｒｍａ
ｌＣｙｃｌｉｎｇＴｅＳｔ）を施し従来方法による製品
と多層配線用素子のＡノ配線層の段切れチエツクを行な
つた。
上記Ｔ．Ｃ．Ｔは−５０℃〜＋１２５℃の冷熱履歴を１
００回施すものである。上記の結果、本発明方法による
ものは１００個につき１００個良品で良品率は１００％
であつたが、従来の方法によるものは前記の同数につき
９０％の良品率で大差があつた。上記から多層配線に｝
ける一例のＡノ配線層がたとえば第１層Ａノ層のテーパ
がこれに絶縁被膜を介して配設された第２層Ａノ層に対
して極めて良好な接触状態をなして形成される。さらに
上記は本発明による素子が配線層上にＳｉＣまたはＳｉ
３Ｎ４の被膜を留置してなるため、他から素子に加えら
れる有害不純物に対するプロツク効果が大きく、半導体
装置の電気的特性を良好にするとともに永く良好に維持
せしめるなどの顕著な効果がある。本発明の方法はＩＣ
やＬＳＩ（大規模集積回路装置）の如き多層配線の素子
に対して著効を奏するＯ
００回施すものである。上記の結果、本発明方法による
ものは１００個につき１００個良品で良品率は１００％
であつたが、従来の方法によるものは前記の同数につき
９０％の良品率で大差があつた。上記から多層配線に｝
ける一例のＡノ配線層がたとえば第１層Ａノ層のテーパ
がこれに絶縁被膜を介して配設された第２層Ａノ層に対
して極めて良好な接触状態をなして形成される。さらに
上記は本発明による素子が配線層上にＳｉＣまたはＳｉ
３Ｎ４の被膜を留置してなるため、他から素子に加えら
れる有害不純物に対するプロツク効果が大きく、半導体
装置の電気的特性を良好にするとともに永く良好に維持
せしめるなどの顕著な効果がある。本発明の方法はＩＣ
やＬＳＩ（大規模集積回路装置）の如き多層配線の素子
に対して著効を奏するＯ
第１図は従来の製造方法によつた半導体素子の断面図、
第２図ａないしｃは本発明の一実施例の半導体装置の配
線形成方法を工程順に示すいづれも半導体素子の断面図
、第３図ａないしｃは本発明にか＼るエツチングの工程
を説明するためのいづれも断面図、第４図ａは従来のエ
ツチング断面、同図ｂは本発明のエツチング断面を示す
図、第５図は本発明を説明するための模型図である。 な於図中同一符号は同一または相当部分を夫々示すもの
とする。３・・・・・・Ａノ層、１４，１４＆，１４＆
１・・・・・・ＳｉＣまたはＳｉ３Ｎ４の層。
第２図ａないしｃは本発明の一実施例の半導体装置の配
線形成方法を工程順に示すいづれも半導体素子の断面図
、第３図ａないしｃは本発明にか＼るエツチングの工程
を説明するためのいづれも断面図、第４図ａは従来のエ
ツチング断面、同図ｂは本発明のエツチング断面を示す
図、第５図は本発明を説明するための模型図である。 な於図中同一符号は同一または相当部分を夫々示すもの
とする。３・・・・・・Ａノ層、１４，１４＆，１４＆
１・・・・・・ＳｉＣまたはＳｉ３Ｎ４の層。
Claims (1)
- １ 半導体素子表面のアルミニウム配線層上に低温プラ
ズマ法によりＳｉＣまたはＳｉ＿３Ｎ＿４の層を被着し
て上記２層間にインターフェース層を形成させ、上記Ｓ
ｉＣまたはＳｉ＿３Ｎ＿４層をマスクとしてアルミニウ
ム配線層にエッチングを施すに際し上記インターフェー
ス層の優先的なエッチングによりアルミニウム配線層の
側面にテーパを付与することを特徴とする半導体装置の
配線形成方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12780976A JPS5917540B2 (ja) | 1976-10-26 | 1976-10-26 | 半導体装置の配線形成方法 |
| GB34781/77A GB1548520A (en) | 1976-08-27 | 1977-08-18 | Method of manufacturing a semiconductor device |
| DE2738384A DE2738384C2 (de) | 1976-08-27 | 1977-08-25 | Verfahren zur Herstellung eines Halbleiterbauelements |
| US06/262,938 US4351894A (en) | 1976-08-27 | 1981-05-12 | Method of manufacturing a semiconductor device using silicon carbide mask |
| US06/632,239 US4560642A (en) | 1976-08-27 | 1984-07-19 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12780976A JPS5917540B2 (ja) | 1976-10-26 | 1976-10-26 | 半導体装置の配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5353280A JPS5353280A (en) | 1978-05-15 |
| JPS5917540B2 true JPS5917540B2 (ja) | 1984-04-21 |
Family
ID=14969199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12780976A Expired JPS5917540B2 (ja) | 1976-08-27 | 1976-10-26 | 半導体装置の配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917540B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6359207B2 (ja) | 2016-06-10 | 2018-07-18 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1976
- 1976-10-26 JP JP12780976A patent/JPS5917540B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5353280A (en) | 1978-05-15 |
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