JPS5916311B2 - comparison circuit - Google Patents

Description

【発明の詳細な説明】 この発明は、所定の設定電位に対して入力信号の電位に
応じた出力信号を出力することができる比較回路に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a comparison circuit that can output an output signal according to the potential of an input signal with respect to a predetermined set potential.

比較回路において、比較される所定の設定電位として高
電位と低電位との２つの信号が印加され、入力信号の電
位がこの高電位と低電位との間の電位になったときのみ
所定の出力信号を出力するような回路構成とした比較回
路がある。In the comparison circuit, two signals of a high potential and a low potential are applied as predetermined set potentials to be compared, and a predetermined output is generated only when the potential of the input signal becomes a potential between the high potential and the low potential. There is a comparison circuit that has a circuit configuration that outputs a signal.

このような比較回路は一般にウィンドコンパレータと称
されている。Such a comparison circuit is generally called a window comparator.

従来のウィンドコンパレータの回路構成と動作を第１図
を用いて説明する。The circuit configuration and operation of a conventional window comparator will be explained using FIG.

図中、Ｔ１〜Ｔ６はＮＰＮトランジスタであり、一対の
トランジスタＴ１〜Ｔ２により第１差動比較回路１を、
一対のトランジスタＴ３． Ｔ４により第２差動比較回
路２を構成し、トランジスタＴ３． Ｔ４にはトランジ
スタＴ５． Ｔ６が夫々ダーリントン接続されている。In the figure, T1 to T6 are NPN transistors, and the first differential comparator circuit 1 is connected by a pair of transistors T1 to T2.
A pair of transistors T3. T4 constitutes the second differential comparison circuit 2, and transistors T3. T4 has a transistor T5. T6 are each connected in Darlington.

この第１差動比較回路１を構成するトランジスタＴ１．
Ｔ２の夫々のエミッタは共通接続され、さらにトランジ
スタＴ３のコレクタに接続されている。Transistors T1. constituting the first differential comparison circuit 1.
The respective emitters of T2 are connected in common and further connected to the collector of transistor T3.

また、トランジスタＴ１のコレスジは電源電圧Ｖｃｃを
有する電源３に接続され、トランジスタＴ２のコレクタ
は抵抗値Ｒを有する負荷抵抗４を介して電源３に接続さ
れ、さらに出力端子６にも接続されている。Further, the collector of the transistor T1 is connected to a power supply 3 having a power supply voltage Vcc, and the collector of the transistor T2 is connected to the power supply 3 via a load resistor 4 having a resistance value R, and is further connected to an output terminal 6. .

さらに、トランジスタＴ１のベースは、入力信号ＶＩＮ
が印加される入力端子５に接続され、トランジスタＴ２
のベースは、高電位側比較信号ＶｒｅｆＨ（以下Ｈレベ
ル信号と称する）が印加される端子７に接続される。Furthermore, the base of transistor T1 is connected to the input signal VIN
is applied to the input terminal 5, and the transistor T2
The base of is connected to a terminal 7 to which a high potential side comparison signal VrefH (hereinafter referred to as an H level signal) is applied.

次に、第２差動比較回路２を構成するトランジスタＴ３
．Ｔ４の夫々のエミッタは共通接続され、さらに定電流
源９を介して接地端子１０に接続されている。Next, the transistor T3 constituting the second differential comparison circuit 2
．． The emitters of T4 are commonly connected and further connected to a ground terminal 10 via a constant current source 9.

また、トランジスタＴ４のコレクタは電源３に接続され
ている。Further, the collector of the transistor T4 is connected to the power supply 3.

さらに、トランジスタＴ３のベーストランジスタＴ５の
エミッタに接続し、トランジスタＴ、のコレクタを電源
３に、ベースを入力端子５に接続することにより、トラ
ンジスタＴ３．Ｔ、はダーリントン接続される。Further, the base of the transistor T3 is connected to the emitter of the transistor T5, the collector of the transistor T is connected to the power supply 3, and the base is connected to the input terminal 5, so that the transistor T3. T, is Darlington connected.

同様にして、トランジスタＴ４のベースをトランジスタ
Ｔ６のエミッタに接続し、トランジスタＴ６のコレクタ
を電源３に、ベースを低電位側比較信号■ｒｅｆ （以
下Ｌレベル信号と称する）が印加される端子８に接続す
ることにより、トランジスタＴ４． Ｔ６はダーリント
ン接続される。Similarly, the base of the transistor T4 is connected to the emitter of the transistor T6, the collector of the transistor T6 is connected to the power supply 3, and the base is connected to the terminal 8 to which the low potential side comparison signal ref (hereinafter referred to as L level signal) is applied. By connecting transistor T4. T6 is Darlington connected.

この様な構成の従来回路の動作を、第４図ａ。The operation of a conventional circuit with such a configuration is shown in FIG. 4a.

ｂに示した時間ｔに対する入出力電圧■■Ｎ、ＶｏｕＴ
の特性図を用いて説明する。Input/output voltage ■■N, VouT for time t shown in b
This will be explained using the characteristic diagram.

先ず、従来回路の電源３がオン状態において、入力端子
５に入力信号ＶＩＮが、端子７に基準電位となるＨレベ
ル信号ＶｒｅｆＨが、端子８に基準電位となるＬレベル
信号■ｒｅｆＬが印加されている際に、第４図ａの時点
ｔ１のように、入力信号ＶＩＮの電位がＬレベル信号ｖ
ｒｅｆＬの電位よりも低い場合、トランジスタＴ５．Ｔ
３がオフとなり、トランジスタＴ６ｃ！Ｊ２差動比較回
路２を構成するトランジスタＴ４とがオンとなる。First, when the power supply 3 of the conventional circuit is in an on state, an input signal VIN is applied to the input terminal 5, an H level signal VrefH serving as a reference potential is applied to the terminal 7, and an L level signal refL serving as the reference potential is applied to the terminal 8. 4, the potential of the input signal VIN reaches the L level signal v, as at time t1 in FIG. 4a.
If the potential of transistor T5.refL is lower than that of transistor T5. T
3 is turned off, and transistor T6c! The transistor T4 constituting the J2 differential comparison circuit 2 is turned on.

このため、第１差動比較回路１を構成するトランジスタ
Ｔ１．Ｔ２には電流が流れなくなるので、出力端子６へ
の出力信号ＶｏｕＴは第４図すに示すように高電位状態
となる。Therefore, the transistors T1 . Since no current flows through T2, the output signal Vout to the output terminal 6 becomes a high potential state as shown in FIG.

次に、時点ｔ３のように、入力信号ＶＩＮの電位がＬレ
ベル信号■ の電位よりも高くＨしｅｆＬ ベル信号ｖｒｅｆＨの電位よりも低い場合、トランジス
タＴ５と第２差動比較回路２を構成するトランジスタＴ
３とがオンとなり、トランジスタＴ６゜Ｔ４がオフにな
る。Next, as at time t3, when the potential of the input signal VIN is higher than the potential of the L level signal (2) and lower than the potential of the low level signal (vrefH), the second differential comparison circuit 2 is formed with the transistor T5. transistor T
3 is turned on, and transistors T6 and T4 are turned off.

このため、第１差動比較回路１を構成するトランジスタ
Ｔ２がオンになり、トランジスタＴ２に電流が流れるの
で、出力端子６への出力信号Ｖ。Therefore, the transistor T2 constituting the first differential comparison circuit 1 is turned on, and current flows through the transistor T2, so that the output signal V is output to the output terminal 6.

ｕ’ｒは低電位状態となる。なお、この時、第１差動比
較回路１を構成するトランジスタＴは、このトランジス
タＴ１のベースへの入力信号ＶＩＮの電位がＨレベル信
号ＶｒｅｆＨの電位よりも低いために、オフとなってい
る。u'r becomes a low potential state. Note that at this time, the transistor T constituting the first differential comparison circuit 1 is turned off because the potential of the input signal VIN to the base of the transistor T1 is lower than the potential of the H level signal VrefH.

さらに、時点ｔ５のように、入力信号ＶＩＮの電位がＨ
レベル信号ＶｒｅｆＨの電位よりも高い場合、トランジ
スタＴ５と第２差動比較回路２を構成するトランジスタ
Ｔ３とはオン状態であり、第１差動比較回路１を構成す
るトランジスタＴ１がオンとなり、トランジスタＴ２が
オフになる。Furthermore, as at time t5, the potential of the input signal VIN is H.
When the potential is higher than the level signal VrefH, the transistor T5 and the transistor T3 forming the second differential comparison circuit 2 are in an on state, the transistor T1 forming the first differential comparison circuit 1 is turned on, and the transistor T2 is turned off.

このため、トランジスタＴ２には電流が流れなくなるの
で、出力端子６への出力信号ｖＯｕＴは高電位状態とな
る。Therefore, since no current flows through the transistor T2, the output signal vOut to the output terminal 6 becomes a high potential state.

即ち、この従来回路では、第４図ａ、ｂに示す如く、入
力信号ＶＩＮの電位がＬレベル信号ＶｒｅｆＬの電位よ
りも低い時、またはＨレベル信号ＶｒｅｆＨの電位より
も高い時に、出力端子６への出力信号ＶｏｕＴが高電位
状態になり、入力信号ＶＩＮの電位がＬレベル信号■ｒ
ｅｆＬの電位よりも高く、Ｈレベル信号ＶｒｅｆＨの電
位よりも低い時に、出力信号■ｏｕＴが低電位状態にな
る。That is, in this conventional circuit, as shown in FIGS. 4a and 4b, when the potential of the input signal VIN is lower than the potential of the L level signal VrefL or higher than the potential of the H level signal VrefH, the output terminal 6 is The output signal Vout of becomes a high potential state, and the potential of the input signal VIN becomes an L level signal ■r
When the potential is higher than the potential of efL and lower than the potential of the H level signal VrefH, the output signal outT becomes a low potential state.

従って、入力信号ＶＩＮの電位が所定のＨレベル信号Ｖ
ｒｅｆＨとＬレベル信号ｖｒｅｇＬとの間の電位になる
と、所定の出力信号ＶｏｕＴを出力しているので、ウィ
ンドコンパレータとして動作していることがわかる。Therefore, the potential of the input signal VIN is set to the predetermined H level signal V.
When the potential is between refH and the L level signal vregL, a predetermined output signal Vout is output, so it can be seen that it operates as a window comparator.

ところで、一般にウィンドコンパレータにおいて、第４
図すに示す時点ｔ２または時点ｔ４のように、出力信号
Ｖｏ町が高電位状態から低電位状態に、または低電位状
態から高電位状態にスイッチングする時に、時点ｔ２に
おいては第２差動比較回路２を構成する一対のトランジ
スタＴ３．Ｔ４の夫々流４％る電流を、時点ｔ４におい
ては第１差動比較回路１を構成する一対のトランジスタ
Ｔ１．Ｔ２の夫々に流れる電流を互いに等しくする必要
がある。By the way, generally in a window comparator, the fourth
When the output signal Vo is switched from a high potential state to a low potential state or from a low potential state to a high potential state, as at time t2 or time t4 shown in the figure, at time t2, the second differential comparator circuit A pair of transistors T3. At time t4, the pair of transistors T1 . It is necessary to make the currents flowing through each T2 equal to each other.

これは、このスイッチング時に上記一対のトランジスタ
の夫々に流れる電流が等しくない場合に生じるオフセッ
トを防止するためである。This is to prevent an offset that would occur if the currents flowing through each of the pair of transistors during switching are unequal.

このオフセットは、差動比較回路を構成する一対のトラ
ンジスタの夫々に印加される入力信号ＶＩＮとこれの比
較信号Ｖｒｅｆとの電位を等しくした時に、上記一対の
トランジスタの夫々に流れる電流が等しくない場合に上
記スイッチングが行なわれると発生し、比較回路として
比較信号Ｖｒｅｆの設定値にずれを起こし、スイッチン
グ点がずれてしまい比較回路の温度特性が非常に悪くな
る欠点を有している。This offset occurs when, when the potentials of the input signal VIN applied to each of the pair of transistors constituting the differential comparison circuit and the comparison signal Vref thereof are equalized, the currents flowing through each of the pair of transistors are not equal. This occurs when the above switching is performed, causing a deviation in the set value of the comparison signal Vref in the comparator circuit, resulting in a shift in the switching point and a disadvantage that the temperature characteristics of the comparator circuit become extremely poor.

このことを更に詳しく説明すれば、今、入力信号ＶＩＮ
が印加されるトランジスタＴ１肖定れる電流をＴ１とし
、これの比較信号Ｖｒｅｆが印加されるトランジスタＴ
２に流れる電流を１２とすると、差動比較回路を構成す
る一対のトランジスタの夫々に流れる電流■１．■２と
、一対のトランジスタに印加される信号Ｖ Ｉ Ｎ 、
Ｖｒｅｆとの間には、下記山式が成立する。To explain this in more detail, now the input signal VIN
Let T1 be the current flowing through the transistor T1 to which Vref is applied, and the transistor T1 to which the comparison signal Vref is applied is T1.
If the current flowing through 2 is 12, then the current flowing through each of the pair of transistors configuring the differential comparison circuit 1. ■2 and the signal V I N applied to the pair of transistors,
The following equation holds between Vref and Vref.

なお、ｖＢＥｌ、■ＢＥ２は夫々トランジスタＴ１Ｔ２
のベース、エミッタ間順方向電圧、Ｔは絶対温度、Ｉｓ
は飽和電流である。Note that vBEl and ■BE2 are transistors T1T2, respectively.
Forward voltage between base and emitter of , T is absolute temperature, Is
is the saturation current.

即ち、差動比較回路を構成する一対のトランジスタの夫
々に流れる電流が等しい時には上記印式は零となり、電
流が等しくない時には淵ＩＩＥＴの関数により上記ＣＩ
）式は変化することになる。That is, when the currents flowing through each of the pair of transistors constituting the differential comparison circuit are equal, the above equation becomes zero, and when the currents are unequal, the above CI
) expression will change.

従って、一対のトランジスタの夫々に流れる電流が異な
る時は、出力信号■ｏｕＴの電位が変化する際の入力信
号ＶＩＮの電位が、スイッチング時の湿度によりさらに
変動するため、比較信号Ｖｒｅｆの設定値との間にずれ
を生じさせ、スイッチング点がずれてしまうことになる
。Therefore, when the currents flowing through each of the pair of transistors are different, the potential of the input signal VIN when the potential of the output signal ■out changes will further vary depending on the humidity during switching, so the set value of the comparison signal Vref and This causes a shift between the switching points and the switching point.

従って、従来回路では、電源電圧Ｖｃｃと負荷抵抗４の
抵抗値Ｒとにより、出力信号ＶｏｕＴのスイッチング時
における差動比較回路を構成する一対のトランジスタの
夫々に流れる電流が異なるので、上述のような欠点を発
生することがある。Therefore, in the conventional circuit, the current flowing through each of the pair of transistors constituting the differential comparison circuit when switching the output signal Vout differs depending on the power supply voltage Vcc and the resistance value R of the load resistor 4. Defects may occur.

このため、第４図すの時点ｔ２においては、第２差動比
較回路２を構成するトランジスタＴ３．Ｔ４の夫々に流
れる電流を、時点ｔ４においては、第１差動比較回路１
を構成するトランジスタＴ１．Ｔ２の夫々に流れる電流
を等しくするために、定電流源９の電流Ｉｃが上記電流
の異なるのを補償できるように回路設計する必要があっ
た。Therefore, at time t2 in FIG. 4, transistors T3. At time t4, the current flowing through each of T4 is connected to the first differential comparison circuit 1.
The transistor T1. In order to equalize the current flowing through each T2, it was necessary to design the circuit so that the current Ic of the constant current source 9 could compensate for the difference in the current.

即ち、ウィンドコンパレータのように２つの差動比較回
路を有する比較回路において、出力信号のスイッチング
時における夫々の差動比較回路を構成する一対のトラン
ジスタの夫々に流れる電流を等しくするための回路設計
は、非常に難かしい欠点を有しでハる。In other words, in a comparison circuit having two differential comparison circuits such as a window comparator, the circuit design for equalizing the currents flowing through each of a pair of transistors constituting each differential comparison circuit when switching an output signal is as follows. However, it has very difficult drawbacks.

この発明は、上記欠点に鑑みなされたもので、第１、第
２トランジスタからなる第１差動比較回路と、第３、第
４トランジスタからなる第２差動比較回路と、該第３、
第４トランジスタとダーリントン接続された第５、第６
トランジスタとを備えた比較回路において、上記第１、
第２トランジスタのコレクタにその２つのコレクタが接
続され、そのエミッタが電源に接続されたカレントミラ
ー回路を設けて上記２つの差動比較回路に共通の負荷を
設けることにより、出力信号のスイッチング時における
夫々の差動比較回路を構成する一対のトランジスタの夫
々に流れる電流を自動的に等しくできるウィンドコンパ
レータ型比較回路を提供することを目的とする。The present invention was made in view of the above drawbacks, and includes a first differential comparison circuit including a first and second transistor, a second differential comparison circuit including a third and fourth transistor, and a second differential comparison circuit including a third and fourth transistor.
The fifth and sixth transistors are Darlington connected to the fourth transistor.
In the comparison circuit comprising the first transistor and
By providing a current mirror circuit whose two collectors are connected to the collector of the second transistor and whose emitter is connected to the power supply, and by providing a common load for the two differential comparison circuits, it is possible to It is an object of the present invention to provide a window comparator type comparison circuit that can automatically equalize the currents flowing through each of a pair of transistors constituting each differential comparison circuit.

以下図面に基づいてこの発明の詳細な説明する。The present invention will be described in detail below based on the drawings.

第２図はこの発明による比較回路の一実施例を示す回路
図である。FIG. 2 is a circuit diagram showing an embodiment of the comparison circuit according to the present invention.

図中、第１図と同一または相当部分には同一符号を付し
た。In the figure, the same or corresponding parts as in FIG. 1 are given the same reference numerals.

この実施例では、主たる構成は一対のトランジスタＴ１
． Ｔ２により構成される第１差動比較回路１と、他の
一対のトランジスタＴ３． Ｔ４により構成される第２
差動比較回路２とからなり、これらの第１、第２差動比
較回路１，２の負荷として共通のカレントミラー回路２
１が接続されている。In this embodiment, the main configuration is a pair of transistors T1
．． A first differential comparator circuit 1 constituted by transistors T2 and another pair of transistors T3. The second configured by T4
A current mirror circuit 2 is used as a common load for the first and second differential comparison circuits 1 and 2.
1 is connected.

このカレントミラー回路２１は、ベース、コレクタを接
続するダイオード接続されたＰＮＰ トランジスタＴ２
１と、このＰＮＰトランジスタＴ２□に相互にベース及
びエミッタが共通接続されたＰＮＰトランジスタＴ２□
とからなる、これらの共通エミッタは電源３に接続され
ている。This current mirror circuit 21 includes a diode-connected PNP transistor T2 connecting the base and collector.
1 and a PNP transistor T2□ whose base and emitter are commonly connected to this PNP transistor T2□.
Their common emitters are connected to a power supply 3.

また、トランジスタＴ２１のコレクタは第１差動比較回
路１を構成するトランジスタＴ０のコレクタに、トラン
ジスタＴ２□のコレクタはトランジスタＴ２のコレクタ
に夫々接続されている。Further, the collector of the transistor T21 is connected to the collector of the transistor T0 constituting the first differential comparison circuit 1, and the collector of the transistor T2□ is connected to the collector of the transistor T2.

さらに、この実施例では、第２差動比較回路２を構成す
るトランジスタＴ４のコレクタが、第１差動比較回路１
を構成するトランジスタＴ１のコレクタに、即ち、カレ
ントミラー回路２１を構成するトランジスタＴ２１のベ
ース、コレクタ供通接続点に接続されている。Furthermore, in this embodiment, the collector of the transistor T4 constituting the second differential comparison circuit 2 is connected to the first differential comparison circuit 1.
It is connected to the collector of the transistor T1 constituting the current mirror circuit 21, that is, to the base-collector common connection point of the transistor T21 constituting the current mirror circuit 21.

以上のような構成の実施例回路の動作を、第４図ａ、ｂ
に示した時間ｔに対する入出力電圧ＶＩＮｔＶｏｕＴの
特性図を用いて説明する。The operation of the embodiment circuit having the above configuration is shown in FIGS. 4a and 4b.
This will be explained using the characteristic diagram of the input/output voltage VINtVoutT with respect to time t shown in FIG.

先ず、この実施例回路の電源３がイオン状態において、
入力端子５に入力信号ＶＩＮが、端子７にＨレベル信号
ＶｒｅｆＨが、端子８にＬレベル信号ＶｒｅｆＬが印加
されている際に、第４図ａに示した時点ｔ１のように、
入力信号ＶＩＮの電位がＬレベル信号ＶｒｅｆＬの電位
よりも低い場合、トランジスタＴ５．Ｔ３がオフとなり
、トランジスタＴ６と第２差動比較回路２を構成するト
ランジスタＴ４とがオンになる。First, when the power supply 3 of this embodiment circuit is in an ionic state,
When the input signal VIN is applied to the input terminal 5, the H level signal VrefH is applied to the terminal 7, and the L level signal VrefL is applied to the terminal 8, as at time t1 shown in FIG. 4a,
When the potential of the input signal VIN is lower than the potential of the L-level signal VrefL, the transistors T5. T3 is turned off, and transistor T6 and transistor T4 forming the second differential comparison circuit 2 are turned on.

従ってカレントミラー回路２１においては、カレントミ
ラー回路２１を構成するトランジスタＴ２１からトラン
ジスタＴ４を経て定電流源９へと電流Ｉｃが流れるため
、カレントミラー回路２１を構成するトランジスタＴ２
□がオンすることになる。Therefore, in the current mirror circuit 21, since the current Ic flows from the transistor T21 forming the current mirror circuit 21 to the constant current source 9 via the transistor T4, the transistor T2 forming the current mirror circuit 21
□ will be turned on.

しかし、第１差動比較回路１を構成するトランジスタＴ
２には、トランジスタＴ３がオフのため電流が流れない
ので、出力端子６への出力信号■ｏｕＴは第４図すに示
すように高電位状態となる。However, the transistor T constituting the first differential comparison circuit 1
Since the transistor T3 is off, no current flows through the output terminal 2, so the output signal OUT to the output terminal 6 becomes a high potential state as shown in FIG.

次に、時点ｔ３のように、入力信号ＶＩＮの電位がＬレ
ベル信号Ｖｒｅｆｊの電位よりも高く、Ｈレベル信号■
ｒｅｆＨの電位よりも低い場合、トランジスタＴ５と差
動比較回路２を構成するトランジスタＴ３とがオンとな
り、トランジスタＴ６． Ｔ４がオフになる。Next, as at time t3, the potential of the input signal VIN is higher than the potential of the L level signal Vrefj, and the potential of the H level signal ■
When the potential is lower than the potential of refH, the transistor T5 and the transistor T3 forming the differential comparison circuit 2 are turned on, and the transistors T6 . T4 turns off.

ここで、入力信号ＶＩＮの電位はＨレベル信号Ｖ ｒ
ｅ ｆＨの電位よりも低いので第１差動比較回路１を構
成するトランジスタＴ１がオフしているため、カレント
ミラー回路２１を構成するトランジスタＴ２１ ｔ Ｔ
２２はオフとなる。Here, the potential of the input signal VIN is the H level signal V r
Since the potential is lower than the potential of e fH, the transistor T1 that constitutes the first differential comparison circuit 1 is off, so the transistor T21 that constitutes the current mirror circuit 21 t T
22 is turned off.

従って、第１差動比較回路１を構成するトランジスタＴ
２がオンしているので、出力端子６への出力信号Ｖｏｕ
Ｔ・は底電位状態となる。Therefore, the transistor T constituting the first differential comparison circuit 1
2 is on, the output signal Vou to the output terminal 6
T. is in a bottom potential state.

さらに、時点ｔ５のように、入力信号ＶＩＮの電位がＨ
レベル信号ＶｒｅｆＨの電位よりも高い場合、トランジ
スタＴ、と第２差動比較回路２を構成するトランジスタ
Ｔ３はオン状態であり、第１差動比較回路１を構成する
トランジスタＴ１がオンとなり、トランジスタＴ２がオ
フになる。Furthermore, as at time t5, the potential of the input signal VIN is H.
When the potential is higher than the level signal VrefH, the transistor T and the transistor T3 forming the second differential comparison circuit 2 are on, the transistor T1 forming the first differential comparison circuit 1 is turned on, and the transistor T2 is turned off.

このため、カレントミラー回路２１を構成するトランジ
スタＴ２１ ｔ Ｔ２２はオンとなり、トランジスタＴ
２には電流が流れないので、出力端子６への出力信号Ｖ
ｏ ｕ Ｔは高電位状態となる。Therefore, the transistors T21 t T22 constituting the current mirror circuit 21 are turned on, and the transistor T
Since no current flows through 2, the output signal V to output terminal 6
o u T becomes a high potential state.

即ち、この実施例回路では、第４図ａ、ｂに示す如く、
入力信号ＶＩＮの電位がＬレベル信号Ｖ ｒ ｅ ｆ
Ｌの電位よりも低い時、及びＨレベル信号ＶｒｅｆＨの
電位よりも高い時には、出力端子６への出力信号Ｖｏ岬
が高電位状態になり、入力信号ＶＩＮの電位がＬレベル
信号ＶｒｅｆＬの電位よりも高く、かつＨレベル信号Ｖ
ｒ ｅ ｆ Ｈの電位よりも低い時に、出力信号Ｖｏ
ｕＴ、が低電位状態になるので、ウィンドコンパレータ
として動作していることになる。That is, in this embodiment circuit, as shown in FIGS. 4a and 4b,
The potential of the input signal VIN is the L level signal V r e f
When the potential of the input signal VIN is lower than the potential of the L level signal and when it is higher than the potential of the H level signal VrefH, the output signal Vo to the output terminal 6 becomes a high potential state, and the potential of the input signal VIN becomes lower than the potential of the L level signal VrefL. High and H level signal V
When the potential of r e f H is lower, the output signal Vo
Since uT is in a low potential state, it is operating as a window comparator.

以上のような実施例回路において、第４図すに示す如き
時点ｔ２または時点ｔ４のように、出力信号ＶｏｕＴが
高電位状態から低電位状態に、または低電位状態から高
電位状態にスイッチングする時に、オレントミラー回路
２１を構成するトランジスタＴ２１．Ｔ２２は、時点ｔ
２のスイッチング時には、第１差動比較回路１を構成す
るトランジスタＴ、はオフとなり、トランジスタＴ２が
オンとなるので、第２差動比較回路２を構成するトラン
ジスタＴ３．Ｔ４の専用の負荷として動作を行ない、時
点ｔ１４のスイッチング時には、第２差動比較回路２を
構成するトランジスタＴ４はオフとなり、トランジスタ
Ｔ３がオンとなるので、第１差動比較回路１を構成する
トランジスタＴ１．Ｔ２の専用の負荷として動作を行な
うことになる。In the above embodiment circuit, when the output signal Vout switches from a high potential state to a low potential state or from a low potential state to a high potential state, as at time t2 or time t4 as shown in FIG. , transistor T21 . T22 is time t
At the time of switching of the transistors T3, . It operates as a dedicated load for T4, and at the time of switching at time t14, the transistor T4 that constitutes the second differential comparison circuit 2 is turned off and the transistor T3 is turned on, so that it constitutes the first differential comparison circuit 1. Transistor T1. It will operate as a dedicated load for T2.

次に、カレントミラー回路２１を第１．第２差動比較回
路１，２の負荷として使用した際に、第４図すに示す時
点ｔ２またはｔ４のスイッチング時に流れる電流につい
て説明する。Next, the current mirror circuit 21 is connected to the first. The current that flows during switching at time t2 or t4 shown in FIG. 4 when used as a load for the second differential comparison circuits 1 and 2 will be explained.

先ず、第４図の時点ｔ４のスイッチング時には、カレン
トミラー回路２１を構成するトランジスタＴ２１．Ｔ２
□の夫夫に流れる電流は等しくなるように動作するので
、第１差動比較回路１を構成する一対のトランジスタＴ
１．Ｔ２の夫々に流れる電流が等しくなった時に始めて
バランスを保つことになる。First, during switching at time t4 in FIG. 4, transistors T21 . T2
Since the currents flowing through the husband and wife of □ operate to be equal, the pair of transistors T constituting the first differential comparison circuit 1
1. Balance is maintained only when the currents flowing through each T2 become equal.

このため、トランジスタＴ１がトランジスタＴ２より深
くオンすると、トランジスタＴ１及びＴ２□に流れる電
流が増加するので、トランジスタＴ２２に流れる電流も
カレントミラー回路の特性によりトランジスタＴ２１に
流れる電流と等しくなるためたこ増加しようとするが、
トランジスタＴ２に流せる電流はその差動特性によりト
ランジスタＴ１に流れる電流よりも少なくなるため、ト
ランジスタＴ２２が飽和してしまう。Therefore, when the transistor T1 turns on more deeply than the transistor T2, the current flowing through the transistors T1 and T2□ increases, and the current flowing through the transistor T22 also becomes equal to the current flowing through the transistor T21 due to the characteristics of the current mirror circuit, so the tassel increases. However,
Because the current that can flow through the transistor T2 is smaller than the current that flows through the transistor T1 due to its differential characteristics, the transistor T22 becomes saturated.

このためトランジスタＴ２□には電流が流れなくなり、
実質的にオフ状態となり、トランジスタＴ２１及びＴ１
にのみ電流が流れるようになる。Therefore, no current flows through the transistor T2□,
The transistors T21 and T1 are substantially turned off.
Current will only flow through.

従って、この時は、第４図すにおいて時点ｔ４の状態か
ら時点Ｔ５側の状態に移行したこのになるため、スイッ
チング点とは異なることになる。Therefore, this time is a transition from the state at time t4 to the state at time T5 in FIG. 4, which is different from the switching point.

また逆に、トランジスタＴ２がトランジスタＴ１より深
くオンすると、同様にして、トランジスタＴ２□に流れ
る電流がトランジスタＴ２に流れる電流より少なくなる
ため、トランジスタＴ２が飽和してしまう。Conversely, when the transistor T2 is turned on more deeply than the transistor T1, the current flowing through the transistor T2□ becomes smaller than the current flowing through the transistor T2, and the transistor T2 becomes saturated.

従って、スイッチング点とは異なる点に移行することに
なる。Therefore, the switching point will be shifted to a different point.

さらに、同様にして、第４図時点ｔ２におけるスイッチ
ング時にも、第２差動比較回路２を構成する一対のトラ
ンジスタＴ３． Ｔ４の夫々に流れる電流が等しくなっ
た時のみに、カレントミラー回路２１がバランスを保ち
、スイッチングすることになる。Furthermore, in the same manner, during switching at time t2 in FIG. 4, the pair of transistors T3 . Only when the currents flowing through each T4 become equal, the current mirror circuit 21 maintains balance and performs switching.

以上の様に、この実施例回路では、第１１第２差動比較
回路１，２に共通の負荷としてカレントミラー回路２１
を接続する簡単な回路構成によりウィンドコンパレータ
が得られ、しかも夫々の差動比較回路を構成する一対の
トランジスタの夫々に流れる電流が等しくなった時に出
力信号がスイッチングするために、オフセットが生じな
くなる効果がある。As described above, in this embodiment circuit, the current mirror circuit 21 is used as a common load for the eleventh second differential comparison circuits 1 and 2.
A window comparator can be obtained with a simple circuit configuration in which the two transistors are connected, and since the output signal switches when the currents flowing through each of the pair of transistors that make up each differential comparison circuit become equal, there is no offset. There is.

さらに、オフセットが生じなくなるため、出力信号のス
イッチング時における温変の影響を受けなくなるので、
スイッチング時の設定電位が比較信号Ｖｒｅｆの電位に
対してずれなくなる効果がある。Furthermore, since no offset occurs, the output signal is no longer affected by temperature changes during switching.
This has the effect that the set potential during switching does not deviate from the potential of the comparison signal Vref.

第３図はこの発明による比較回路の他の実施例を示す回
路図である。FIG. 3 is a circuit diagram showing another embodiment of the comparison circuit according to the present invention.

図中、第２図と同一または相当部分には同一符号を付し
である。In the figure, the same or corresponding parts as in FIG. 2 are given the same reference numerals.

この実施例回路の構成は、第２図に示した回路とほぼ同
様であり、一対のトランジスタＴ１．Ｔ２により構成さ
れた第１差動比較回路１と、他の一対のトランジスタＴ
３．Ｔ４により構成された第２差動比較回路２と、これ
らの第１、第２差動比較回路１，２に共通の負荷として
接続されたマルチコレクタトランジスタＴ３１により構
成されたカレントミラー回路２１とからなる。The configuration of this embodiment circuit is almost the same as the circuit shown in FIG. 2, and includes a pair of transistors T1. The first differential comparison circuit 1 configured by T2 and another pair of transistors T
3. A second differential comparison circuit 2 constituted by T4, and a current mirror circuit 21 constituted by a multi-collector transistor T31 connected as a common load to these first and second differential comparison circuits 1 and 2. Become.

このカレントミラー回路２１はＰＮＰ形のマルチコレク
タトランジスタＴ３□ｔこより構成され、エミッタは電
源３に接続され、一方のコレクタはベース、及び第１差
動比較回路１を構成するトランジスタＴ２のコレクタに
接続され、他方のコレクタはトランジスタＴ□のコレク
タに接続されている。This current mirror circuit 21 is composed of a PNP type multi-collector transistor T3□t, the emitter is connected to the power supply 3, and one collector is connected to the base and the collector of the transistor T2 constituting the first differential comparison circuit 1. and the other collector is connected to the collector of the transistor T□.

さらに、第１差動比較回路１を構成するトランジスタＴ
１のコレクタに出力端子６、及び第２差動比較回路２を
構成するトランジスタＴ４のコレクタが接続されている
。Furthermore, a transistor T constituting the first differential comparison circuit 1
The output terminal 6 and the collector of the transistor T4 constituting the second differential comparison circuit 2 are connected to the collector of the transistor T4.

以上の様な構成のこの実施例回路の動作は、出力端子６
をトランジスタＴ１のコレクタに接続しているため、第
４図ａ、ｃに示した時間ｔに対する入出力電圧■工ＮＶ
ｏｕＴの特性図の如く、出力信号ＶｏｕＴが第２図の回
路図における出力信号の逆相となる。The operation of this embodiment circuit having the above configuration is as follows:
is connected to the collector of the transistor T1, so the input/output voltage NV with respect to the time t shown in Fig. 4 a and c is
As shown in the characteristic diagram of outT, the output signal Vout has the opposite phase of the output signal in the circuit diagram of FIG.

即ち、第４図Ｃの様に、入力信号’ＶＩＮの電位がＬレ
ベル信号ＶｒｅｆＬの電位よりも低い場合、トランジス
タＴ６．Ｔ３がオフとなり、トランジスタＴ６と第２差
動比較回路２を構成するトランジスタＴ４とがオンにな
る。That is, as shown in FIG. 4C, when the potential of the input signal 'VIN is lower than the potential of the L level signal VrefL, the transistors T6. T3 is turned off, and transistor T6 and transistor T4 forming the second differential comparison circuit 2 are turned on.

従って、マルチコレクタトランジスタＴ からトランジ
スタＴ４１ を経て定電流源９へと電流Ｉｃが流れるため、出力端子
６への出力信号ｖｏｙ’ｒは低電位状態となる。Therefore, since the current Ic flows from the multi-collector transistor T 1 to the constant current source 9 via the transistor T41, the output signal voy'r to the output terminal 6 becomes a low potential state.

」とあるのを［従って、マルチコレクタトランジスタＴ
’ａ、がオフ状態となり、トランジスタＴ４がオンして
いるた墾出力端子６への出力信号■。” [Therefore, the multi-collector transistor T
'a is in the off state and the transistor T4 is on, and the output signal ■ is sent to the output terminal 6.

ｖ’ｒは低電位状態説なる。次に、時点ｔ３のように、
入力信号ＶＩＮの電位がＬレベル信号ＶｒｅｆＬの電位
よりも高く、かつＨレベル信号ＶｒｅｆＨの電位よりも
低い場合、トランジスタＴ５と第２差動比較回路２を構
成するトランジスタＴ３とがオンとなり、トランジスタ
Ｔ、 、 Ｔ４がオフになる。v'r is a low potential state theory. Next, as at time t3,
When the potential of the input signal VIN is higher than the potential of the L level signal VrefL and lower than the potential of the H level signal VrefH, the transistor T5 and the transistor T3 constituting the second differential comparison circuit 2 are turned on, and the transistor T , , T4 turns off.

ここで、入力信号’ＶＩＮの電位はＨレベル信号Ｖｒｅ
ｆＨの電位よりも低いので、第１差動比較回路１を構成
しているトランジスタＴ１がオフし、トランジスタＴ２
ｅ Ｔ３１がオンしているため、出力信号ＶｏｕＴは
高電位状態となる。Here, the potential of the input signal 'VIN is the H level signal Vre.
Since the potential is lower than the potential of fH, the transistor T1 constituting the first differential comparison circuit 1 is turned off, and the transistor T2 is turned off.
e Since T31 is on, the output signal Vout is in a high potential state.

さらに、時点ｔ５のように、入力信号ＶＩＮの電位がＨ
レベル信号ＶｒｅｆＨの電位よりも高い場合、トランジ
スタＴ５と第２差動比較回路２を構成するトランジスタ
Ｔ３とはオン状態であり、第１差動比較回路１を構成す
るトランジスタＴ１がオンとなり、トランジスタＴ２が
オフになる。Furthermore, as at time t5, the potential of the input signal VIN is H.
When the potential is higher than the level signal VrefH, the transistor T5 and the transistor T3 forming the second differential comparison circuit 2 are in an on state, the transistor T1 forming the first differential comparison circuit 1 is turned on, and the transistor T2 is turned off.

このため、マルチコレクタトランジスタＴ３１はオフ状
態となり、トランジスタＴ１． Ｔ３がオンしているの
で、出力信号Ｖ ｏ ｕ Ｔは低電位状態となる。Therefore, multi-collector transistor T31 is turned off, and transistors T1. Since T3 is on, the output signal V ou T is in a low potential state.

この実施例回路では、第４図ａ、ｃに示す様に、入力信
号ＶＩＮの電位がＬレベル信号Ｖ ｒ ｅ ｆ Ｌの電
位よりも低い時、及びＨレベル信号ＶｒｅｆＨの電位よ
りも高い時には、出力信号■ｏｕＴが低電位状態になり
、入力信号ＶｉＮの電位がＬレベル信号ＶｒｅｆＬの電
位よりも高く、かつＨレベル信号ＶｒｅｆＨの電位より
も低い時に、出力信号ＶＯＬＩＴが高電位状態になるの
で、ウィンドコンパレークとして動作していることがわ
かる。In this embodiment circuit, as shown in FIGS. 4a and 4c, when the potential of the input signal VIN is lower than the potential of the L level signal VrefL and higher than the potential of the H level signal VrefH, When the output signal ■out becomes a low potential state and the potential of the input signal ViN is higher than the potential of the L level signal VrefL and lower than the potential of the H level signal VrefH, the output signal VOLIT becomes a high potential state. It can be seen that it is working as a window comparator.

また、この実施例回路は、第２図に示した回路において
一対のトランジスタＴ２１ ｔ Ｔ２２によりカレント
ミラー回路２１を構成していたものを、マルチコレクタ
トランジスタＴ３１により構成したものであり、原理的
にはカレンミラー回路として同様の作用を有し、前述し
た如くスイッチング時に第２図に示した実施例と同様の
効果を得られる。In addition, in this embodiment circuit, the current mirror circuit 21, which was configured by a pair of transistors T21 and T22 in the circuit shown in FIG. 2, is configured by a multi-collector transistor T31, and in principle, It has the same function as a Karen mirror circuit, and as mentioned above, the same effect as the embodiment shown in FIG. 2 can be obtained during switching.

なお、第２図及び第３図に示した実施例回路において、
回路を構成するＰＮＰトランジスタをＮＰＮ）ランジス
タに、ＮＰＮ）ランジスタをＰＮＰトランジスタにすべ
て置換えても同様の効果が得られる。In addition, in the example circuit shown in FIGS. 2 and 3,
The same effect can be obtained by replacing all the PNP transistors constituting the circuit with NPN) transistors, and replacing all the NPN) transistors with PNP transistors.

また、第２図に示した実施例回路においては、出力端子
６をトランジスタＴ１のコレクタに接続し、カレントミ
ラー回路２１を構成する一対のトランジスタＴ２□、Ｔ
２□の共通ベースをトランジスタＴ２のコレクタに接続
してもよく、さらに、第３図に示した実施例回路におい
ては、出力端子６をトランジスタＴ２のコレクタに接続
し、トランジスタＴ３１のベースをトランジスタＴ１の
コレクタに接続しても同様の効果が得られる。Furthermore, in the embodiment circuit shown in FIG. 2, the output terminal 6 is connected to the collector of the transistor T1, and a pair of transistors T2□, T
2□ may be connected to the collector of the transistor T2. Furthermore, in the embodiment circuit shown in FIG. 3, the output terminal 6 is connected to the collector of the transistor T2, and the base of the transistor T31 is connected to the collector of the transistor T1. A similar effect can be obtained by connecting it to the collector of

ただし、入力信号ＶＩＮに対する出力信号Ｖ ｏ ｕＴ
の状態は１．接続されるトランジスタＴ１．Ｔ２によす
互いに逆相の信号となる。However, the output signal V o uT for the input signal VIN
The state of is 1. The connected transistor T1. The signals sent to T2 are mutually opposite in phase.

さらに、第２差動比較回路２を構成するトランジスタＴ
３．Ｔ４の夫々にダーリントン接続されたトランジスタ
Ｔ３．Ｔ６は、第１、第２差動比較回路１．２への入力
信号ＶＩＮを共通とした場合に必要であり、トランジス
タＴ３を飽和させないために接続したものである。Furthermore, a transistor T constituting the second differential comparison circuit 2
3. Darlington connected transistors T3 . T6 is necessary when the input signal VIN to the first and second differential comparison circuits 1.2 is common, and is connected to prevent the transistor T3 from being saturated.

従って２つの差動比較回路への入力信号の電位が異なる
ようにし、トランジスタＴ３を飽和させない条件にすれ
ばトランジスタＴ７．．Ｔ６はなくてもよいことになる
。Therefore, if the potentials of the input signals to the two differential comparison circuits are set to be different, and conditions are set such that the transistor T3 is not saturated, the transistor T7. ．． T6 is not necessary.

以上の様に、この発明による比較回路では、２つの差動
比較回路に共通の負荷としてカレントミラー回路を接続
したので、２つの差動比較回路の夫々を構成する一対の
トランジスタの夫々に流れる電流を、出力信号がスイッ
チングする時に自動的に等しくでき、オフセットを生じ
ない特性の優れたウィンドコンパレーク型比較回路が得
られる効果がある。As described above, in the comparison circuit according to the present invention, since the current mirror circuit is connected as a common load to the two differential comparison circuits, the current flowing through each of the pair of transistors constituting each of the two differential comparison circuits is can be automatically equalized when the output signal is switched, and there is an effect that a window comparator type comparison circuit with excellent characteristics that does not cause offset can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第１図６山従来のウィンドコンパレータを示す回路図、
第２図は、この発明による比較回路の一実施例を示す回
路図、第３図は、この発明による比較回路の他の実施例
を示す回路図、第４図ａ −Ｃは、時間に対する入出力
信号の電位を示す特性図である。 図中、同一部分又は相当部分には同一符号を付しである
。 Ｔ１〜Ｔ６・・・・・・第１〜第６トランジス久１°°
。・・・第１差動比較回路、２・・・・・・第２差動比
較回路、６・・・・・・出力端子、９・・・・・・定電
流源、２１・・・・・・カレントミラー回路、■ＩＮ・
・・・・・入力信号、ｖｏｕＴ・・・・・・出力信号、
ＶｒｅｆＨ・・・・・・高電位側比較信号、ＶｒｅｆＬ
・・・・・・低電位側比較信号。Fig. 1 6 circuit diagram showing a conventional window comparator,
FIG. 2 is a circuit diagram showing one embodiment of the comparison circuit according to the invention, FIG. 3 is a circuit diagram showing another embodiment of the comparison circuit according to the invention, and FIGS. FIG. 3 is a characteristic diagram showing the potential of an output signal. In the figures, the same or corresponding parts are denoted by the same reference numerals. T1 to T6...1st to 6th transistor length 1°°
. ...First differential comparison circuit, 2...Second differential comparison circuit, 6...Output terminal, 9...Constant current source, 21...・・Current mirror circuit, ■IN・
...input signal, vouT...output signal,
VrefH...High potential side comparison signal, VrefL
...Low potential side comparison signal.

Claims (1)

【特許請求の範囲】 １ エミッタが共通接続された第１、第２トランジスタ
からなり第１トランジスタのベースに入力信号が印加さ
れ第２トランジスタのベースに高電位側比較信号が印加
されてなる第１差動比較回路と、上詰第１、第２トラン
ジスタと同じ導電形でエミッタが共通接続された第３、
第４トランジスタからなり第３トランジスタのコレクタ
が上記第１、第２トランジスタの共通エミッタ接続点に
接続され第４トランジスタのコレクタが上記第１トラン
ジスタのコレクタに接続されてなる第２差動比較回路と
、そのコレクタが電源に接続されそのエミッタが上記第
３トランジスタのベースに接続されそのベースに入力信
号が印加される第１〜第４トランジスタと同じ導電形の
第５トランジスタと、そのコレクタが電源に接続されそ
のエミッタが上記第４トランジスタのベースに接続され
そのベースに低電位側比較信号が印加される第１〜第５
トランジスタと同じ導電形の第６トランジスタと、上記
第３、第４トランジスタの共通エミッタ接続点とアース
との間に接続された定電流源と、その２つのコレクタが
それぞれ上記第１、第２トランジスタのコレクタに接続
されそのエミッタが電源に接続されたカレントミラー回
路と、上記第１、第２トランジスタの一方のコレクタに
接続された出力端子とを備え、上記入力信号が上記高、
低電位側比較信号の間にあるか否かを示す信号を上記出
力端子に出力することを特徴とする比較回路。 ２ 上記カレントミラー回路は、上記第１〜第６トラン
ジスタと逆導電形でベースが共通接続された第７、第８
トランジスタからなり、該第７、第８トランジスタのコ
レクタは各々第１、第２トランジスタのコレクタに接続
され、該第７、第８トランジスタのエミッタは共に電源
に接続され、該第７、第８トランジスタのいずれか一方
はダイオード接続され、他方のトランジスタのコレクタ
から上記出力端子が取り出されていることを特徴とする
特許請求の範囲第１項記載の比較回路。 ３ 上記カレントミラー回路は、２つのコレクタを有す
るマルチコレクタトランジスタからなり、そのエミッタ
は電源に接続され、その一方のコレクタは該マルチコレ
クタトランジスタのベースと上記第２トランジスタのコ
レクタとに接続され、他方のコレクタは上記第１トラン
ジスタのコレクタに接続され、該コレクタから上記出力
端子が取り出されていることを特徴とする特許請求の範
囲第１項記載の比較回路。[Claims] 1. A first transistor comprising first and second transistors whose emitters are commonly connected, an input signal being applied to the base of the first transistor, and a high potential side comparison signal being applied to the base of the second transistor. a differential comparison circuit, and a third transistor having the same conductivity type as the first and second transistors and having emitters commonly connected
a second differential comparison circuit comprising a fourth transistor, the collector of the third transistor being connected to the common emitter connection point of the first and second transistors, and the collector of the fourth transistor being connected to the collector of the first transistor; , a fifth transistor having the same conductivity type as the first to fourth transistors, the collector of which is connected to the power supply, the emitter of which is connected to the base of the third transistor, and an input signal is applied to the base; and a fifth transistor whose collector is connected to the power supply. first to fifth transistors connected to each other, the emitters of which are connected to the base of the fourth transistor, and a low potential comparison signal is applied to the base of the fourth transistor;
a sixth transistor of the same conductivity type as the transistor; a constant current source connected between the common emitter connection point of the third and fourth transistors and the ground; and two collectors of the constant current source connected to the first and second transistors, respectively. and an output terminal connected to the collector of one of the first and second transistors;
A comparison circuit characterized in that a signal indicating whether or not the voltage is between the low potential side comparison signals is outputted to the output terminal. 2 The current mirror circuit includes seventh and eighth transistors, which are of opposite conductivity type to the first to sixth transistors and whose bases are commonly connected.
transistors, the collectors of the seventh and eighth transistors are connected to the collectors of the first and second transistors, respectively, the emitters of the seventh and eighth transistors are both connected to a power supply, and the seventh and eighth transistors are connected to the collectors of the first and second transistors, respectively. 2. The comparison circuit according to claim 1, wherein one of the transistors is diode-connected, and the output terminal is taken out from the collector of the other transistor. 3. The current mirror circuit is composed of a multi-collector transistor having two collectors, the emitter of which is connected to a power supply, one collector of which is connected to the base of the multi-collector transistor and the collector of the second transistor, and the other collector. 2. The comparison circuit according to claim 1, wherein a collector of the first transistor is connected to a collector of the first transistor, and the output terminal is taken out from the collector.