JPH09162721A - Current switching type logic circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電流切換型論理回
路（いわゆるＣＭＬ；Current Mode Logic）に関し、特
に、低い電源電圧でも安定した動作が得られる電流切換
型論理回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current switching type logic circuit (so-called CML; Current Mode Logic), and more particularly to a current switching type logic circuit capable of obtaining stable operation even at a low power supply voltage.
【０００２】[0002]
【従来の技術】飽和動作トランジスタを用いたスイッチ
ング回路では、オン状態にあるトランジスタに流れるベ
ース電流（定常ベース電流）が、トランジスタを飽和さ
せるのに必要な最小限のベース電流の数倍にも及ぶこと
が少なくない。このため、トランジスタのベース領域に
余分な電荷が蓄えられる結果となり、ターンオフに際し
ては、コレクタ電流が切れる前にこの電荷を再結合させ
るための（又は逆方向ベース電流として取り除くため
の）遅れ時間が必要になる。この時間が蓄積時間であ
り、この時間の短縮化が飽和論理回路の高速化を図る場
合の重要な鍵になる。しかし、蓄積時間を完全になくす
ことは不可能で、この意味から飽和動作トランジスタを
用いた論理回路には動作速度の限界があった。2. Description of the Related Art In a switching circuit using a saturation operation transistor, the base current (steady base current) flowing through the transistor in the ON state reaches several times the minimum base current required to saturate the transistor. Not a few things. This results in extra charge being stored in the base region of the transistor, which requires a delay time at turn-off to recombine this charge (or remove it as a reverse base current) before the collector current is cut off. become. This time is the accumulation time, and shortening this time is an important key for increasing the speed of the saturation logic circuit. However, it is impossible to completely eliminate the accumulation time, and in this sense, the logic circuit using the saturation operation transistor has a limit in operation speed.
【０００３】これに対して、電流切換型論理回路は、ト
ランジスタを非飽和領域で動作させるため、きわめて動
作速度が早い特長があり、ＯＲやＮＯＲなどの論理回路
や各種の高速演算回路に多用されている。図４は従来の
電流切換型論理回路の構成図である。この電流切換型論
理回路は、入力部１と出力部２にそれぞれ電流切換型論
理回路を有し、その間をエミッタフォロワー部３で接続
する構成となっている。なお、この図は、出力部２をそ
のまま外部負荷に接続するいわゆる直結型の例を示して
いるが、これに限定されない。出力部２と外部負荷の間
に電流増幅用のバッファを接続するタイプであってもよ
い。On the other hand, the current switching type logic circuit has a characteristic that the transistor operates in a non-saturated region and thus has an extremely high operating speed, and is often used in logic circuits such as OR and NOR and various high-speed arithmetic circuits. ing. FIG. 4 is a block diagram of a conventional current switching type logic circuit. The current switching type logic circuit has a current switching type logic circuit in each of the input section 1 and the output section 2, and the emitter follower section 3 is connected between them. In addition, although this figure shows a so-called direct connection type example in which the output unit 2 is directly connected to an external load, the present invention is not limited to this. A type in which a buffer for current amplification is connected between the output unit 2 and an external load may be used.
【０００４】この図において、Ｑ1 〜Ｑ6 はバイポーラ
トランジスタ、Ｒ1 〜Ｒ4 は抵抗、Ｖi1、Ｖi2は入力電
圧、Ｖout1、Ｖout2は出力電圧、ＶCCは電源電圧、４〜
７は定電流源、Ｉ1 〜Ｉ4 は定電流である。なお、定電
流源４〜７の構成は、典型的には図５に示すように、抵
抗Ｒ5 を介してエミッタ接地されたバイポーラトランジ
スタＱ7 のベースに定電圧Ｖconst を与えるというもの
である。In this figure, Q 1 to Q 6 are bipolar transistors, R 1 to R 4 are resistors, V i1 and V i2 are input voltages, V out1 and V out2 are output voltages, V CC is a power supply voltage, 4 to
7 is a constant current source, and I 1 to I 4 are constant currents. The configuration of the constant current sources 4 to 7 is such that a constant voltage V const is typically applied to the base of a bipolar transistor Q 7 whose emitter is grounded via a resistor R 5 , as shown in FIG. .
【０００５】ここで、出力部２を例に、電流切換型論理
回路の基本動作を説明する。いま、Ｑ5 、Ｑ6 それぞれ
のベース電位に同一の添え字を付してＶ5 、Ｖ6 と識別
すると、一方が他方よりも十分に小さい場合、例えば、
Ｖ5 <<Ｖ6 の場合には、Ｑ5はオフ状態にあり、Ｉ4 は
すべてオン側のＱ6 を流れる。Ｖ5 が増加し、Ｖ5 ＝Ｖ
6 になると、原理的にはＱ5 、Ｑ6 に同量の電流（Ｉ4
／２）が流れる。Ｖ5がさらに増加すると、Ｑ5 がオン
するが、Ｑ5 のベース−エミッタ間電圧はほぼ一定値で
あるため、共通エミッタ電位（便宜的に「ＶEcomm 」）
も高くなり、Ｑ 6 をオフ状態に追い込む。その結果、Ｉ
4 のすべてがＱ5 を流れ、差動対を形成するＱ5 、Ｑ6
のオンオフの切り換えが、きわめて高速に行われるとい
う意図した動作が得られる。Here, taking the output unit 2 as an example, a current switching type logic
The basic operation of the circuit will be described. Q nowFive, Q6Respectively
With the same subscript to the base potential of VFive, V6And identify
Then if one is sufficiently smaller than the other, for example,
VFive<< V6In case of, QFiveIs off, IFourIs
All on side Q6Flows through. VFiveIncreases, VFive= V
6Then, in principle, QFive, Q6The same amount of current (IFour
/ 2) flows. VFiveIs further increased, QFiveIs on
Yes, but QFiveThe base-emitter voltage of is almost constant
Therefore, the common emitter potential (for convenience, "VEcomm")
Becomes higher, Q 6Drive off. As a result, I
FourIs all QFiveFlow through the Q to form a differential pairFive, Q6
Switching on and off is very fast.
The intended behavior is obtained.
【０００６】ところで、このような動作を得るには、差
動対を構成するトランジスタＱ5 、Ｑ6 を非飽和領域で
用いることが肝要である。飽和領域に入ってしまうと、
冒頭で述べたように、オン状態のトランジスタのベース
に余分な電荷が蓄積されるからである。Ｑ5 、Ｑ6 を飽
和させないためには、Ｑ5 、Ｑ6 のコレクタ−エミッタ
間電圧を規定の電圧以内に抑える必要がある。規定の電
圧はトランジスタの特性にもよるが、およそ０．２Ｖ〜
０．３Ｖ程度であり、決して余裕のある大きな値ではな
い。コレクタ−エミッタ間電圧がこの規定の電圧を越え
てしまうと、もはや非飽和領域での動作は叶わず、動作
速度の低下が避けられない。By the way, in order to obtain such an operation, it is essential to use the transistors Q 5 and Q 6 forming a differential pair in the non-saturation region. Once in the saturation region,
This is because, as described at the beginning, extra charge is accumulated in the base of the transistor in the on state. For Q 5, Q 6 and does not saturate the, Q 5, the collector of Q 6 - it is necessary to suppress the emitter voltage within a specified voltage. The specified voltage depends on the transistor characteristics, but is approximately 0.2V
It is about 0.3V, which is by no means a large value. When the collector-emitter voltage exceeds this specified voltage, the operation in the non-saturated region is no longer possible, and a decrease in operating speed cannot be avoided.
【０００７】このため、従来の電流切換型論理回路で
は、エミッタ電流を定電流化してコレクタ電流の大きさ
を制限することにより、非飽和領域での動作を維持して
いる。例えば、Ｑ5 のコレクタ−エミッタ間電圧ＶCE5
は、次式（１）で与えられる。Therefore, in the conventional current switching type logic circuit, the operation in the non-saturation region is maintained by making the emitter current constant and limiting the magnitude of the collector current. For example, the collector-emitter voltage V CE5 of Q 5
Is given by the following equation (1).
【０００８】[0008]
【数１】 [Equation 1]
【０００９】Ｑ5 のコレクタ電位は、電源電圧ＶCCから
Ｒ3 の電圧降下（Ｒ3 ・Ｉ4 ）を引いた電位であり、こ
の電位と共通エミッタ電位ＶEcomm との間の電位差が規
定の電圧以内に収まるように、Ｉ4 の大きさを最適設計
する。[0009] The collector potential of Q 5 extends from the power supply voltage V CC is a potential obtained by subtracting the voltage drop R 3 a (R 3 · I 4), the potential difference between the potential and the common emitter potential V eComm is defined The size of I 4 is optimally designed so as to be within the voltage.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、かかる
従来の電流切換型論理回路にあっては、共通エミッタ電
位ＶEcomm の誤差が避けられず、特に、低電圧電源で使
用する場合に動作安定性を損なうという問題点があっ
た。Ｒ3 やＩ4 の値を理想的なものとすると、共通エミ
ッタ電位ＶEcomm は、次式（２）で与えられる。However, in such a conventional current switching type logic circuit, an error of the common emitter potential V Ecomm is unavoidable, and especially when used in a low voltage power supply, operational stability is improved. There was a problem of being damaged. If the values of R 3 and I 4 are ideal, the common emitter potential V Ecomm is given by the following equation (2).
【００１１】[0011]
【数２】 (Equation 2)
【００１２】ここに、ＶBE3 はＱ3 のベース−エミッタ
間電圧、ＶBE5 はＱ5 のベース−エミッタ間電圧であ
り、Ｑ3 とＱ5 を同一プロセスで作ったとすると、Ｖ
BE3 ＝Ｖ BE5 であるから、これらを「２・ＶBE」と置き
換えると、式（２）は次式（３）のようになる。すなわ
ち、ＶEcomm は電源電圧ＶCCからＶBE２段分下がった電
位で与えられる。Where VBE3Is QThreeBase-emitter
Voltage, VBE5Is QFiveThe base-emitter voltage of
, QThreeAnd QFiveIf you make the same process,
BE3= V BE5Therefore, these are "2VBEAnd put
In other words, the equation (2) becomes the following equation (3). Sand
Chi, VEcommIs the power supply voltage VCCTo VBE2 steps down
Given in rank.
【００１３】[0013]
【数３】 (Equation 3)
【００１４】式（３）を前式（１）に代入すると、次式
（４）になる。Substituting equation (3) into equation (1), the following equation (4) is obtained.
【００１５】[0015]
【数４】 (Equation 4)
【００１６】この式（４）から言えることは、たとえＲ
3 やＩ4 の値が理想的であっても、Ｖ BEにばらつきがあ
った場合には、そのばらつきに比例してＶCE5 が変化す
るため、非飽和領域での動作に支障をきたすと言うこと
である。ＶBE のばらつきの要因は、プロセス誤差によ
るもの（固定誤差）と、温度変化によるもの（可変誤
差）の二通りある。一例として、固定誤差を５０ｍＶ、
可変誤差を２５０ｍＶ（但し１℃あたりの誤差を２ｍＶ
とし使用温度範囲を−４０℃〜＋８５℃までの１２５℃
としたときの計算例）とするＶBE を考えると、式
（４）においては「２・ＶBE」であるため、ＶCE5 は５
０ｍＶ＋２５０ｍＶの２倍（すなわち６００ｍＶ）もの
大きな誤差を含むことになる。したがって、当然、この
誤差以上のマージンを確保しなければならないから、特
に、マージンを確保しにくい低電圧電源で使用できない
という問題点があった。What can be said from this equation (4) is that even if R
ThreeAnd IFourEven if the value of BEVariation
If it does, V is proportional to the variation.CE5Changes
Therefore, it will hinder the operation in the unsaturated region.
It is. VBEThe cause of the dispersion of
One (fixed error) and one due to temperature change (variable error)
There are two types of difference). As an example, the fixed error is 50 mV,
Variable error 250mV (however, the error per 1 ° C is 2mV
And operating temperature range is -40 ℃ to + 85 ℃ up to 125 ℃
And the calculation example)BEGiven the formula
In (4), “2 · VBE", So VCE5Is 5
Double of 0mV + 250mV (that is, 600mV)
It will include a large error. So, of course, this
Since it is necessary to secure a margin more than the error,
In addition, it cannot be used with a low-voltage power supply where it is difficult to secure a margin.
There was a problem.
【００１７】そこで、本発明は、このような技術的課題
に鑑みてなされたもので、共通エミッタ電位の決定要素
からトランジスタのベース−エミッタ電圧（ＶBE）を排
除し、プロセス誤差や使用温度の影響を回避して、以て
低電圧電源での使用を可能にすることを目的とする。Therefore, the present invention has been made in view of the above technical problems, and eliminates the base-emitter voltage (V BE ) of a transistor from the determinants of the common emitter potential, thereby reducing process error and operating temperature. The purpose is to avoid the influence and thus enable the use in a low-voltage power supply.
【００１８】[0018]
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、第１の差動トランジスタ及
び第２の差動トランジスタを有し、第１の差動トランジ
スタのコレクタと電源との間に負荷抵抗を接続し、第２
の差動トランジスタと前記電源との間にも負荷抵抗を接
続し、かつ、第１の差動トランジスタと第２の差動トラ
ンジスタのエミッタを共通にして第１の定電流源に接続
して構成する電流切換型論理回路において、前記第１の
差動トランジスタのベースを第１のエミッタ抵抗を介し
て第１のエミッタフォロワートランジスタのエミッタに
接続し、前記第２の差動トランジスタのベースを第２の
エミッタ抵抗を介して第２のエミッタフォロワートラン
ジスタのエミッタに接続し、該第１及び第２のエミッタ
フォロワートランジスタのエミッタ電流を供給する第２
の定電流源をカレントミラー回路で構成し、かつ、該カ
レントミラー回路の基準電流側トランジスタの負荷抵抗
の値に対して前記第１のエミッタ抵抗及び第２のエミッ
タ抵抗の値をほぼ２倍の大きさにしたことを特徴とす
る。In order to achieve the above object, the invention according to claim 1 has a first differential transistor and a second differential transistor, and a collector of the first differential transistor. Connect a load resistor between the
Load resistance is also connected between the differential transistor and the power supply, and the emitters of the first differential transistor and the second differential transistor are commonly connected to the first constant current source. In the current switching type logic circuit, the base of the first differential transistor is connected to the emitter of the first emitter follower transistor through the first emitter resistor, and the base of the second differential transistor is connected to the second differential transistor. A second emitter follower transistor connected to the emitter of the second emitter follower transistor via an emitter resistor of the second emitter follower transistor to supply the emitter current of the first and second emitter follower transistors.
Of the constant current source is constituted by a current mirror circuit, and the values of the first emitter resistance and the second emitter resistance are approximately doubled with respect to the value of the load resistance of the reference current side transistor of the current mirror circuit. It is characterized by being sized.
【００１９】又は、請求項２記載の発明は、請求項１記
載の発明において、前記カレントミラー回路の基準電流
側トランジスタのベース−コレクタ間にベース電流補償
用トランジスタを接続し、かつ、該カレントミラー回路
の基準電流側トランジスタの負荷抵抗の値に対して前記
第１のエミッタ抵抗及び第２のエミッタ抵抗の値をほぼ
１倍の大きさにしたことを特徴とする。According to a second aspect of the present invention, in the first aspect of the invention, a base current compensating transistor is connected between the base and collector of the reference current side transistor of the current mirror circuit, and the current mirror circuit is connected. It is characterized in that the values of the first emitter resistance and the second emitter resistance are approximately one time larger than the value of the load resistance of the reference current side transistor of the circuit.
【００２０】又は、請求項３記載の発明は、第１の差動
トランジスタ及び第２の差動トランジスタを有し、第１
の差動トランジスタのコレクタと電源との間に負荷抵抗
を接続し、第２の差動トランジスタと前記電源との間に
も負荷抵抗を接続し、かつ、第１の差動トランジスタと
第２の差動トランジスタのエミッタを共通にして第１の
定電流源に接続して構成する電流切換型論理回路におい
て、前記第１の差動トランジスタのベースを第１のエミ
ッタフォロワートランジスタのエミッタに接続し、前記
第２の差動トランジスタのベースを第２のエミッタフォ
ロワートランジスタのエミッタに接続し、該第１及び第
２のエミッタフォロワートランジスタの各ベースを前段
の差動増幅段の差動出力にそれぞれ接続し、該差動増幅
段の定電流源をカレントミラー回路で構成し、かつ、該
カレントミラー回路の基準電流側トランジスタの負荷抵
抗の値に対して該差動増幅段の差動トランジスタの共通
負荷抵抗の値をほぼ２倍にしたことを特徴とする。Alternatively, the invention according to claim 3 has a first differential transistor and a second differential transistor,
A load resistor is connected between the collector of the differential transistor and the power source, a load resistor is also connected between the second differential transistor and the power source, and the first differential transistor and the second differential transistor are connected. In a current switching type logic circuit configured by connecting the emitter of a differential transistor to a first constant current source in common, the base of the first differential transistor is connected to the emitter of a first emitter follower transistor, The base of the second differential transistor is connected to the emitter of the second emitter follower transistor, and the bases of the first and second emitter follower transistors are respectively connected to the differential outputs of the preceding differential amplification stage. , A constant current source of the differential amplification stage is configured by a current mirror circuit, and the load current value of the reference current side transistor of the current mirror circuit The value of the common load resistor of the differential transistors of the dynamic amplification stage is characterized by the almost doubled.
【００２１】請求項１又は２又は３記載の発明では、カ
レントミラー回路のトランジスタのベース−エミッタ間
電圧によって、第１又は第２のエミッタフォロワートラ
ンジスタのベースエミッタ間電圧及び第１又は第２の差
動トランジスタのベースエミッタ間電圧が打ち消され
る。このため、第１及び第２の差動トランジスタの共通
エミッタ電位の決定要素から問題となるベース−エミッ
タ電圧を排除でき、プロセス誤差や使用温度の影響を回
避して、低電圧電源での使用を可能にすることができ
る。According to the first or second or third aspect of the present invention, the base-emitter voltage of the first or second emitter follower transistor and the first or second difference are determined by the base-emitter voltage of the transistor of the current mirror circuit. The base-emitter voltage of the dynamic transistor is canceled. Therefore, the problematic base-emitter voltage can be eliminated from the deciding element of the common emitter potential of the first and second differential transistors, the influence of process error and operating temperature can be avoided, and use in a low voltage power supply can be avoided. You can enable it.
【００２２】[0022]
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１は請求項１記載の発明に係る電流
切換型論理回路の一実施例を示す図である。なお、従来
例（図４）と共通する構成要素には同一の符号を付して
ある。本実施例の電流切換型論理回路は、従来例と同様
に入力部１と出力部２を有するが、その間を接続するエ
ミッタフォロワー部１０の構成が一部（破線の部分）異
なっている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing an embodiment of a current switching type logic circuit according to the invention described in claim 1. The same components as those in the conventional example (FIG. 4) are designated by the same reference numerals. The current switching type logic circuit of the present embodiment has an input section 1 and an output section 2 as in the conventional example, but the configuration of the emitter follower section 10 connecting them is partially different (broken line portion).
【００２３】この図において、Ｑ1 〜Ｑ6 、Ｑ10〜Ｑ12
はバイポーラトランジスタ、Ｒ1 〜Ｒ4 、Ｒ10〜Ｒ12は
抵抗、Ｖi1、Ｖi2は入力電圧、Ｖout1、Ｖout2は出力電
圧、ＶCCは電源電圧、４、７は定電流源、Ｉ1 、Ｉ4 は
定電流である。抵抗値の関係は、Ｒ1 ＝Ｒ2 、Ｒ3 ＝Ｒ
4 、Ｒ11＝Ｒ12であり、かつ、２・Ｒ10＝Ｒ11（＝
Ｒ 12）である。In this figure, Q1~ Q6, QTen~ Q12
Is a bipolar transistor, R1~ RFour, RTen~ R12Is
Resistance, Vi1, Vi2Is the input voltage, Vout1, Vout2Is the output power
Pressure, VCCIs a power supply voltage, 4 and 7 are constant current sources, and I1, IFourIs
It is a constant current. The relation of resistance is R1= RTwo, RThree= R
Four, R11= R12And, 2 · RTen= R11(=
R 12).
【００２４】ここに、Ｑ5 は発明の要旨に記載の第１の
差動トランジスタに相当し、Ｑ6 は第２の差動トランジ
スタに相当する。また、Ｒ3 はＱ5 のコレクタと電源Ｖ
CC間に接続された負荷抵抗に相当し、Ｒ4 はＱ6 のコレ
クタと電源間に接続された負荷抵抗に相当し、さらに、
定電流源７は、第１の差動トランジスタ（Ｑ5 ）と第２
の差動トランジスタ（Ｑ6 ）共通エミッタに接続された
定電流源に相当する。Here, Q 5 corresponds to the first differential transistor described in the gist of the invention, and Q 6 corresponds to the second differential transistor. R 3 is the collector of Q 5 and the power source V
It corresponds to the load resistance connected between CC , R 4 corresponds to the load resistance connected between the collector of Q 6 and the power supply, and
The constant current source 7 includes a first differential transistor (Q 5 ) and a second differential transistor (Q 5 ).
Corresponding to a constant current source connected to the common emitter of the differential transistor (Q 6 ) of FIG.
【００２５】第１の差動トランジスタ（Ｑ5 ）のベース
は、第１のエミッタ抵抗に相当する抵抗Ｒ11の一端に接
続されており、Ｒ11の他端は、第１のエミッタフォロワ
ートランジスタに相当するＱ3 のエミッタに接続されて
いる。また、第２の差動トランジスタ（Ｑ6 ）のベース
は、第２のエミッタ抵抗に相当する抵抗Ｒ12の一端に接
続されており、Ｒ12の他端は、第２のエミッタフォロワ
ートランジスタに相当するＱ4 のエミッタに接続されて
いる。The base of the first differential transistor (Q 5 ) is connected to one end of a resistor R 11 corresponding to the first emitter resistor, and the other end of R 11 is connected to the first emitter follower transistor. It is connected to the corresponding emitter of Q 3 . The base of the second differential transistor (Q 6 ) is connected to one end of a resistor R 12 corresponding to the second emitter resistor, and the other end of R 12 corresponds to the second emitter follower transistor. It is connected to the emitter of Q 4 .
【００２６】破線で囲まれた部分のＱ10〜Ｑ12は、いわ
ゆるカレントミラー回路を構成しており、第１及び第２
のエミッタフォロワートランジスタ（Ｑ3 及びＱ4 ）の
エミッタ電流を一定に保つ第２の定電流源１１として機
能する。Ｉ10はカレントミラー回路の基準電流、Ｉ11及
びＩ12は基準電流と一対一の関係にある出力電流であ
る。すなわち、Ｉ10＝Ｉ11＝Ｉ12の関係にある。Q 10 to Q 12 surrounded by a broken line constitute a so-called current mirror circuit, and the first and second parts are formed.
Function as a second constant current source 11 for keeping the emitter currents of the emitter follower transistors (Q 3 and Q 4 ) of the above. I 10 is a reference current of the current mirror circuit, and I 11 and I 12 are output currents having a one-to-one relationship with the reference current. That is, there is a relation of I 10 = I 11 = I 12 .
【００２７】このような構成において、従来例と同様
に、Ｑ5 のベース電位をＶ5 、Ｑ6 のベース電位を
Ｖ6 、Ｑ5 及びＱ6 の共通エミッタ電位をＶEcomm と表
し、Ｒ3 とＩ4 を理想的なものとすると、本実施例のＶ
Ecomm は、次式（５）で与えられる。In such a configuration, as in the conventional example, the base potential of Q 5 is V 5 , the base potential of Q 6 is V 6 , the common emitter potential of Q 5 and Q 6 is V Ecomm, and R 3 is R 3. And I 4 are idealized, V of this embodiment is
Ecomm is given by the following equation (5).
【００２８】[0028]
【数５】 (Equation 5)
【００２９】なお、Ｉ11＝Ｉ12、Ｒ11＝Ｒ12であるか
ら、式（５）のＩ11をＩ12に置き換えると共に、Ｒ11を
Ｒ12に置き換えてもＶEcomm は変わらない。以下、Ｉ11
とＲ11で説明する。この式（５）に対応する従来式は
（３）式である。二つの式（３）（５）を見比べると、
本実施例では、Ｒ11の電圧降下分を示す項（−Ｉ11・Ｒ
11）が増えている。この項のＩ11は、カレントミラー回
路の基準側電流Ｉ10に等しいから、次式（６）で与えら
れる。Since I 11 = I 12 and R 11 = R 12 , V Ecomm does not change even if I 11 in formula (5) is replaced with I 12 and R 11 is replaced with R 12 . Below, I 11
And R 11 . The conventional formula corresponding to the formula (5) is the formula (3). Comparing the two equations (3) and (5),
In this embodiment, terms indicating the voltage drop of the R 11 (-I 11 · R
11 ) is increasing. Since I 11 of this term is equal to the reference side current I 10 of the current mirror circuit, it is given by the following equation (6).
【００３０】[0030]
【数６】 (Equation 6)
【００３１】Ｖｘは、負荷抵抗Ｒ10の一端側の電位であ
り、ＶBE10は、同負荷抵抗Ｒ10の他端側の電位である。
すなわち、式（６）の「Ｖｘ−ＶBE10」の項は負荷抵抗
Ｒ10の電圧降下分を表している。ＶBE11は、Ｑ11のベー
ス−エミッタ間電圧であり、Ｑ3 やＱ5 などと同じ製造
プロセスを経ていれば、ＶBE3 やＶBE5 と等値で、か
つ、同一の温度特性を有している。Vx is a potential on one end side of the load resistor R 10 , and V BE10 is a potential on the other end side of the load resistor R 10 .
That is, the term “Vx−V BE10 ” in the equation (6) represents the voltage drop of the load resistance R 10 . V BE11 is the base-emitter voltage of Q 11 , and if it has undergone the same manufacturing process as Q 3 and Q 5 , it is equivalent to V BE3 and V BE5 and has the same temperature characteristics. There is.
【００３２】式（６）を上式（５）に代入すると、次式
（７）になり、さらに、ＶBE10＝Ｖ BEであるから、式
（７）は次式（８）になる。Substituting equation (6) into equation (5) above yields
(7), and VBE10= V BETherefore, the formula
(7) becomes the following equation (8).
【００３３】[0033]
【数７】 (Equation 7)
【００３４】[0034]
【数８】 (Equation 8)
【００３５】式（８）のＶBEの項は二つある。一つは
「２・ＶBE」、他の一つは「（Ｒ11／Ｒ10）・ＶBE」で
ある。前者は従来例でも存在するが、後者は本実施例特
有の項である。「２・ＶBE」を消すためには、「Ｒ11／
Ｒ10」の答を“２”にすればよい。すなわち、Ｒ10の値
に対してＲ11（及びＲ12）の値を２倍にすればよい。こ
のような関係に設定すれば、上式（８）の右辺第２項
（−２・ＶBE＋（Ｒ11／Ｒ10）・ＶBE）が消去されるか
ら、結局、次式（９）に示すように、ＶEcommをＶBEに
影響されない純粋な形で求めることができる。There are two V BE terms in equation (8). One is “2 · V BE ” and the other is “(R 11 / R 10 ) · V BE ”. The former exists also in the conventional example, but the latter is a term peculiar to the present embodiment. To erase "2 ・ V BE ", press "R 11 /
The answer to "R 10 " should be "2". That is, the value of R 11 (and R 12 ) may be doubled with respect to the value of R 10 . If such a relationship is set, the second term (−2 · V BE + (R 11 / R 10 ) · V BE ) on the right side of the above equation (8) is erased, so that the following equation (9) is eventually obtained. , V Ecomm can be obtained in a pure form that is not affected by V BE .
【００３６】[0036]
【数９】 (Equation 9)
【００３７】したがって、式（９）を前式（１）に代入
すると、次式（１０）のようになり、ＶCE5 の安定化を
図ることができ、特に、マージンを確保しにくい低電圧
電源にも支障なく使用できるという、従来技術にはない
有益な技術を提供できる。Therefore, by substituting the equation (9) into the equation (1), the following equation (10) is obtained, and V CE5 can be stabilized, and in particular, a low voltage power source in which it is difficult to secure a margin. In this way, it is possible to provide a useful technology that can be used without any problems, which is not available in the conventional technology.
【００３８】[0038]
【数１０】 (Equation 10)
【００３９】図２は請求項２記載の発明に係る電流切換
型論理回路の一実施例を示す図であり、上記実施例の変
形態様例である。なお、上記実施例と共通する構成要素
には同一の符号を付してある。上記実施例との相違点
は、エミッタフォロワー部１０′のカレントミラー回路
１１′にある。具体的には、Ｑ10、Ｑ11のベース電流に
よる影響を避けるために、Ｑ10のベース−コレクタ間に
ベース電流補償用トランジスタＱ13を挿入したことが相
違点の一つである。これによれば、Ｑ10、Ｑ11のベース
電流によるカレントミラー比のずれ、すなわち、Ｑ11の
コレクタ電流が基準側のＲ10を流れる電流よりもＱ10の
ベース電流＋Ｑ11のベース電流分少なくなってしまうと
いった、カレントミラー特性の不整合問題を回避できる
から、特に、カレントミラー比の精度を必要とする用途
に好適である。FIG. 2 is a diagram showing an embodiment of the current switching type logic circuit according to the invention described in claim 2, and is a modification of the above embodiment. The same components as those in the above embodiment are designated by the same reference numerals. The difference from the above embodiment is the current mirror circuit 11 'of the emitter follower section 10'. Specifically, one of the differences is that a base current compensation transistor Q 13 is inserted between the base and collector of Q 10 in order to avoid the influence of the base currents of Q 10 and Q 11 . According to this, the deviation of the current mirror ratio due to the base currents of Q 10 and Q 11 , that is, the collector current of Q 11 is smaller than the current flowing through R 10 on the reference side by the amount of the base current of Q 10 + the base current of Q 11. Since it is possible to avoid the problem of mismatching of the current mirror characteristics such as the above, it is particularly suitable for an application requiring accuracy of the current mirror ratio.
【００４０】ここで、相違点の他の一つは、ベース電流
補償用トランジスタＱ13の挿入に伴うもので、Ｒ10とＲ
11（及びＲ12）の値の比を１対１にした点にある。すな
わち、「Ｒ11／Ｒ10」の答を“１”にした点にある。次
式（１１）は、本実施例におけるＩ10（＝Ｉ11＝Ｉ12）
の式である。上記実施例の対応する式（６）との相違
は、ＶBEが２倍になっていることである。増えたＶBEは
ベース電流補償用トランジスタＱ13のベース−エミッタ
間電圧である。The other difference is that the base current compensating transistor Q 13 is inserted, and R 10 and R
The point is that the ratio of the values of 11 (and R 12 ) is 1: 1. That is, the answer of "R 11 / R 10 " is "1". The following expression (11) is I 10 (= I 11 = I 12 ) in this embodiment.
It is an expression of. The difference from the corresponding equation (6) in the above embodiment is that V BE is doubled. The increased V BE is the base-emitter voltage of the base current compensation transistor Q 13 .
【００４１】[0041]
【数１１】 [Equation 11]
【００４２】式（１１）を前式（５）に代入すると、次
式（１２）になる。ＶBEを消去するためには、「Ｒ11／
Ｒ10」の答を“１”にしなければならない。Substituting equation (11) into equation (5), the following equation (12) is obtained. To erase V BE , use "R 11 /
R 10 the answer to the question of the "must be set to" 1 ".
【００４３】[0043]
【数１２】 (Equation 12)
【００４４】図３は請求項３記載の発明に係る電流切換
型論理回路の一実施例を示す図である。なお、従来例
（図４）と共通する構成要素には同一の符号を付してあ
る。本実施例は、出力部２とエミッタフォロワー部３が
従来例と同じ構成で、入力部２０の構成が一部（破線の
領域）異なっている。すなわち、入力部２０の定電流源
を、バイポーラトランジスタＱ20、Ｑ21及び負荷抵抗Ｒ
20からなるカレントミラー回路２１で構成すると共に、
Ｒ20の値に対する、入力部２０の差動トランジスタ
Ｑ1 、Ｑ2 の共通負荷抵抗Ｒ21の値の比を１対２にした
点が異なっている。FIG. 3 is a diagram showing one embodiment of a current switching type logic circuit according to the invention of claim 3. The same components as those in the conventional example (FIG. 4) are designated by the same reference numerals. In the present embodiment, the output unit 2 and the emitter follower unit 3 have the same configuration as the conventional example, but the configuration of the input unit 20 is partially different (the broken line region). That is, the constant current source of the input section 20 is connected to the bipolar transistors Q 20 , Q 21 and the load resistor R.
It is composed of a current mirror circuit 21 consisting of 20
The difference is that the ratio of the value of the common load resistance R 21 of the differential transistors Q 1 and Q 2 of the input section 20 to the value of R 20 is 1: 2.
【００４５】このような構成において、出力部２の共通
エミッタ電位ＶEcomm は、次式（１３）で与えられる。
この式は最初の実施例の式（５）と同じ形であり、Ｒ20
とＲ 21との比を１対２の関係にすることによって、Ｖ
Ecomm よりＶBEの影響を排除できる。In such a structure, the output unit 2 is commonly used.
Emitter potential VEcommIs given by the following equation (13).
This formula has the same form as the formula (5) of the first embodiment, and R20
And R twenty oneBy making the ratio of
EcommMore VBEThe effect of can be eliminated.
【００４６】[0046]
【数１３】 (Equation 13)
【００４７】なお、以上の説明では、バイポーラトラン
ジスタを例にしているが、ＭＯＳトランジスタで構成し
た電流切換型論理回路を排除するものではない。むしろ
ＭＯＳトランジスタのしきい値電圧Ｖth（バイポーラの
ＶBEに相当するもの）の温度変動は、バイポーラに比べ
て大きいから、ＭＯＳ型に適用することは好ましいこと
である。In the above description, a bipolar transistor is taken as an example, but the current switching type logic circuit composed of MOS transistors is not excluded. Rather, the temperature variation of the threshold voltage V th of the MOS transistor (corresponding to V BE of bipolar) is larger than that of bipolar, so it is preferable to apply it to the MOS type.
【００４８】[0048]
【発明の効果】本発明によれば、共通エミッタ電位の決
定要素からトランジスタのベース−エミッタ電圧
（ＶBE）を排除でき、プロセス誤差や使用温度の影響を
回避することができる。したがって、特に、低電圧電源
でも支障なく使用できる有益な回路技術を提供できる。According to the present invention, the base-emitter voltage (V BE ) of the transistor can be eliminated from the determinants of the common emitter potential, and the influence of process error and operating temperature can be avoided. Therefore, in particular, it is possible to provide a useful circuit technique that can be used even with a low-voltage power supply without any trouble.
【図１】請求項１記載の発明に係る一実施例の構成図で
ある。FIG. 1 is a configuration diagram of an embodiment according to the first aspect of the present invention.
【図２】請求項２記載の発明に係る一実施例の構成図で
ある。FIG. 2 is a configuration diagram of one embodiment according to the invention described in claim 2;
【図３】請求項３記載の発明に係る一実施例の構成図で
ある。FIG. 3 is a configuration diagram of an embodiment according to the invention of claim 3;
【図４】従来例の構成図である。FIG. 4 is a configuration diagram of a conventional example.
【図５】定電流源の一般的な構成図である。FIG. 5 is a general configuration diagram of a constant current source.
Ｑ3 ：第１のエミッタフォロワートランジスタ Ｑ4 ：第２のエミッタフォロワートランジスタ Ｑ5 ：第１の差動トランジスタ Ｑ6 ：第２の差動トランジスタ Ｑ10：基準電流側トランジスタ Ｒ3 ：負荷抵抗 Ｒ4 ：負荷抵抗 Ｒ10：負荷抵抗 Ｒ11：第１のエミッタ抵抗 Ｒ12：第２のエミッタ抵抗 ＶCC：電源 ７：第１の定電流源 １１：第２の定電流源Q 3: the first emitter follower transistor Q 4: second emitter follower transistor Q 5: first differential transistor Q 6: second differential transistors Q 10: the reference current-side transistor R 3: the load resistance R 4 : Load resistance R 10 : load resistance R 11 : first emitter resistance R 12 : second emitter resistance V CC : power supply 7: first constant current source 11: second constant current source
Claims (3)
ランジスタを有し、 第１の差動トランジスタのコレクタと電源との間に負荷
抵抗を接続し、 第２の差動トランジスタと前記電源との間にも負荷抵抗
を接続し、かつ、第１の差動トランジスタと第２の差動
トランジスタのエミッタを共通にして第１の定電流源に
接続して構成する電流切換型論理回路において、 前記第１の差動トランジスタのベースを第１のエミッタ
抵抗を介して第１のエミッタフォロワートランジスタの
エミッタに接続し、 前記第２の差動トランジスタのベースを第２のエミッタ
抵抗を介して第２のエミッタフォロワートランジスタの
エミッタに接続し、 該第１及び第２のエミッタフォロワートランジスタのエ
ミッタ電流を供給する第２の定電流源をカレントミラー
回路で構成し、かつ、 該カレントミラー回路の基準電流側トランジスタの負荷
抵抗の値に対して前記第１のエミッタ抵抗及び第２のエ
ミッタ抵抗の値をほぼ２倍の大きさにしたことを特徴と
する電流切換型論理回路。1. A first differential transistor and a second differential transistor, wherein a load resistor is connected between the collector of the first differential transistor and a power supply, and the second differential transistor and the A current switching logic circuit configured by connecting a load resistor also to a power source and connecting the first differential transistor and the second differential transistor to the first constant current source with the emitters of the first differential transistor and the second differential transistor in common. In, the base of the first differential transistor is connected to the emitter of the first emitter follower transistor via a first emitter resistor, and the base of the second differential transistor is connected via a second emitter resistor. A second constant current source connected to the emitter of the second emitter follower transistor and supplying the emitter current of the first and second emitter follower transistors is a current mirror. And the value of the first emitter resistance and the value of the second emitter resistance are approximately twice as large as the value of the load resistance of the reference current side transistor of the current mirror circuit. Current switching type logic circuit.
ンジスタのベース−コレクタ間にベース電流補償用トラ
ンジスタを接続し、かつ、 該カレントミラー回路の基準電流側トランジスタの負荷
抵抗の値に対して前記第１のエミッタ抵抗及び第２のエ
ミッタ抵抗の値をほぼ１倍の大きさにしたことを特徴と
する請求項１記載の電流切換型論理回路。2. A base current compensating transistor is connected between a base and a collector of the reference current side transistor of the current mirror circuit, and the load current value of the reference current side transistor of the current mirror circuit is compared with the load resistance value of the transistor. 2. The current switching type logic circuit according to claim 1, wherein the values of the first emitter resistance and the second emitter resistance are set to approximately 1 times.
ランジスタを有し、 第１の差動トランジスタのコレクタと電源との間に負荷
抵抗を接続し、 第２の差動トランジスタと前記電源との間にも負荷抵抗
を接続し、かつ、第１の差動トランジスタと第２の差動
トランジスタのエミッタを共通にして第１の定電流源に
接続して構成する電流切換型論理回路において、 前記第１の差動トランジスタのベースを第１のエミッタ
フォロワートランジスタのエミッタに接続し、 前記第２の差動トランジスタのベースを第２のエミッタ
フォロワートランジスタのエミッタに接続し、 該第１及び第２のエミッタフォロワートランジスタの各
ベースを前段の差動増幅段の差動出力にそれぞれ接続
し、 該差動増幅段の定電流源をカレントミラー回路で構成
し、かつ、 該カレントミラー回路の基準電流側トランジスタの負荷
抵抗の値に対して該差動増幅段の差動トランジスタの共
通負荷抵抗の値をほぼ２倍にしたことを特徴とする電流
切換型論理回路。3. A first differential transistor and a second differential transistor, wherein a load resistance is connected between the collector of the first differential transistor and a power supply, and the second differential transistor and the A current switching logic circuit configured by connecting a load resistor also to a power source and connecting the first differential transistor and the second differential transistor to the first constant current source with the emitters of the first differential transistor and the second differential transistor in common. At the base of the first differential transistor is connected to the emitter of a first emitter follower transistor, the base of the second differential transistor is connected to the emitter of a second emitter follower transistor, Each base of the second emitter follower transistor is connected to the differential output of the preceding differential amplification stage, and the constant current source of the differential amplification stage is configured by a current mirror circuit. In addition, the value of the common load resistance of the differential transistor of the differential amplification stage is almost doubled the value of the load resistance of the reference current side transistor of the current mirror circuit. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317638A JPH09162721A (en) | 1995-12-06 | 1995-12-06 | Current switching type logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317638A JPH09162721A (en) | 1995-12-06 | 1995-12-06 | Current switching type logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162721A true JPH09162721A (en) | 1997-06-20 |
Family
ID=18090392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7317638A Withdrawn JPH09162721A (en) | 1995-12-06 | 1995-12-06 | Current switching type logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162721A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300803B1 (en) | 1999-01-21 | 2001-10-09 | Nec Corporation | Phase-comparison circuit |
| KR100645012B1 (en) * | 2001-12-13 | 2006-11-13 | 가부시끼가이샤 도시바 | Differential amplifier |
| WO2007088713A1 (en) * | 2006-01-31 | 2007-08-09 | Advantest Corporation | Temperature compensating circuit and testing apparatus |
| JP2012054649A (en) * | 2010-08-31 | 2012-03-15 | Nippon Telegr & Teleph Corp <Ntt> | Current changeover circuit |
| WO2019189602A1 (en) * | 2018-03-30 | 2019-10-03 | 日本電信電話株式会社 | Track and hold circuit |
-
1995
- 1995-12-06 JP JP7317638A patent/JPH09162721A/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300803B1 (en) | 1999-01-21 | 2001-10-09 | Nec Corporation | Phase-comparison circuit |
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